JPH08107405A - クロック信号発生回路 - Google Patents
クロック信号発生回路Info
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- JPH08107405A JPH08107405A JP6243942A JP24394294A JPH08107405A JP H08107405 A JPH08107405 A JP H08107405A JP 6243942 A JP6243942 A JP 6243942A JP 24394294 A JP24394294 A JP 24394294A JP H08107405 A JPH08107405 A JP H08107405A
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- Japan
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- clock
- clock signal
- circuit
- timing signal
- signals
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 周波数が異なる複数種のクロック信号を用い
る情報処理装置に於いて、複数個のクロック信号間のス
キューの発生を防止するクロック信号発生回路を提供す
る。 【構成】 周波数が互いに整数の関係にある複数種の動
作クロック信号CLK-1,CLK-2 ・・・・CLK-n を使用する
情報処理装置に於いて、基準クロック発生手段７、複数
の動作クロックCLK-1 ・・CLK-n のそれぞれに対応する
複数個のタイミング信号発生手段群8-1 、8-2 ・・8-n
、該基準クロック発生手段７の出力及び該タイミング
信号発生手段群に於ける一つのタイミング信号発生手段
8-1 ・・8-nの出力と接続され、その出力が情報処理装
置に於ける所定の動作クロックで作動するそれぞれの動
作回路群11-1、11-2・・11-nとそれぞれ接続されたクロ
ック合成手段群10-1、10-2・・10-nとから構成されるク
ロック信号発生回路２０。
る情報処理装置に於いて、複数個のクロック信号間のス
キューの発生を防止するクロック信号発生回路を提供す
る。 【構成】 周波数が互いに整数の関係にある複数種の動
作クロック信号CLK-1,CLK-2 ・・・・CLK-n を使用する
情報処理装置に於いて、基準クロック発生手段７、複数
の動作クロックCLK-1 ・・CLK-n のそれぞれに対応する
複数個のタイミング信号発生手段群8-1 、8-2 ・・8-n
、該基準クロック発生手段７の出力及び該タイミング
信号発生手段群に於ける一つのタイミング信号発生手段
8-1 ・・8-nの出力と接続され、その出力が情報処理装
置に於ける所定の動作クロックで作動するそれぞれの動
作回路群11-1、11-2・・11-nとそれぞれ接続されたクロ
ック合成手段群10-1、10-2・・10-nとから構成されるク
ロック信号発生回路２０。
Description
【０００１】
【産業上の利用分野】本発明は、クロック信号発生回路
に関するものであり、更に詳しくは、情報処理装置に於
ける複数種の動作クロック信号間に発生するスキュー防
止する事の出来るクロック信号発生回路に関するもので
ある。
に関するものであり、更に詳しくは、情報処理装置に於
ける複数種の動作クロック信号間に発生するスキュー防
止する事の出来るクロック信号発生回路に関するもので
ある。
【０００２】
【従来の技術】従来、複数種のクロックを使用して所定
のデータ演算処理を実行する情報処理装置に於いては、
使用される複数種のクロックのそれぞれに付いて、個別
に設けられたクロック波形発生手段等を使用して、所定
のクロック信号を発生させ、所定の動作回路に別々に分
配している。
のデータ演算処理を実行する情報処理装置に於いては、
使用される複数種のクロックのそれぞれに付いて、個別
に設けられたクロック波形発生手段等を使用して、所定
のクロック信号を発生させ、所定の動作回路に別々に分
配している。
【０００３】即ち、図４に示す様に、２種のクロック信
号を使用する情報処理装置に於いて、第１のクロック信
号１を発生させる第１クロック発生回路１と第２のクロ
ック信号を発生させる第２クロック発生回路２とが個別
に設けられ、各クロック発生回路から発生されるクロッ
ク信号は、それぞれ独立に第１のクロック分配回路３と
第２のクロック分配回路４を介してそれぞれ該第１のク
ロック信号により動作するクロック動作回路５及び該第
２のクロック信号により動作するクロック動作回路６と
に個別に供給されるものである。
号を使用する情報処理装置に於いて、第１のクロック信
号１を発生させる第１クロック発生回路１と第２のクロ
ック信号を発生させる第２クロック発生回路２とが個別
に設けられ、各クロック発生回路から発生されるクロッ
ク信号は、それぞれ独立に第１のクロック分配回路３と
第２のクロック分配回路４を介してそれぞれ該第１のク
ロック信号により動作するクロック動作回路５及び該第
２のクロック信号により動作するクロック動作回路６と
に個別に供給されるものである。
【０００４】然しながら、係る構成を有するクロック信
号の発生及び供給方法に於いては、当該情報処理装置内
に設けられている、ＬＳＩ等の回路或いは配線等を含む
分配回路等による遅延特性のばらつきが影響して、それ
ぞれの周波数の異なる複数個のクロック信号間にスキュ
ーが発生する。即ち、図５の波形図から明らかな様に、
第１のクロック発生回路１から発生された第１のクロッ
ク信号が、該第１のクロック動作回路５に入力される時
点でのクロック信号波形ＣＬＫ１が波形Ａとして示され
ており、又、第２のクロック発生回路２から発生された
第２のクロック信号が、該第２のクロック動作回路６に
入力される時点でのクロック信号波形ＣＬＫ２が波形Ｂ
として示されている。
号の発生及び供給方法に於いては、当該情報処理装置内
に設けられている、ＬＳＩ等の回路或いは配線等を含む
分配回路等による遅延特性のばらつきが影響して、それ
ぞれの周波数の異なる複数個のクロック信号間にスキュ
ーが発生する。即ち、図５の波形図から明らかな様に、
第１のクロック発生回路１から発生された第１のクロッ
ク信号が、該第１のクロック動作回路５に入力される時
点でのクロック信号波形ＣＬＫ１が波形Ａとして示され
ており、又、第２のクロック発生回路２から発生された
第２のクロック信号が、該第２のクロック動作回路６に
入力される時点でのクロック信号波形ＣＬＫ２が波形Ｂ
として示されている。
【０００５】ここで、例えば、該第１と第２のクロック
波形信号ＣＬＫ１とＣＬＫ２との間が、実線で示す様に
完全に同期がとれていれば、問題はないが、該第１と第
２のクロック波形信号ＣＬＫ１とＣＬＫ２との間にスキ
ューが発生して、第２のクロック波形信号ＣＬＫ２が、
図４の点線の様な状態が発生すると、例えば、第１のク
ロック信号の立ち上がり１或いは１’に応答して、該第
２のクロック信号のスキュー時の立ち上がり２或いは
２’所定の動作が誤って実行されてしまうと言う危険が
生じる事になる。
波形信号ＣＬＫ１とＣＬＫ２との間が、実線で示す様に
完全に同期がとれていれば、問題はないが、該第１と第
２のクロック波形信号ＣＬＫ１とＣＬＫ２との間にスキ
ューが発生して、第２のクロック波形信号ＣＬＫ２が、
図４の点線の様な状態が発生すると、例えば、第１のク
ロック信号の立ち上がり１或いは１’に応答して、該第
２のクロック信号のスキュー時の立ち上がり２或いは
２’所定の動作が誤って実行されてしまうと言う危険が
生じる事になる。
【０００６】つまり、上記した様な従来の方法に於いて
は、周波数の異なる複数のクロック信号が必要な情報処
理装置に於いては、複数種のクロック信号間のスキュー
が大きくなるので、クロックサイクルタイムの短縮化に
は限界があり、更には上記した様なレーシングによる誤
動作が発生すると言う問題が有った。更に、係るスキュ
ーの発生による、データ演算処理上の誤動作が生じる
為、当該情報処理装置の性能の低下、信頼性の低下に繋
がっている。
は、周波数の異なる複数のクロック信号が必要な情報処
理装置に於いては、複数種のクロック信号間のスキュー
が大きくなるので、クロックサイクルタイムの短縮化に
は限界があり、更には上記した様なレーシングによる誤
動作が発生すると言う問題が有った。更に、係るスキュ
ーの発生による、データ演算処理上の誤動作が生じる
為、当該情報処理装置の性能の低下、信頼性の低下に繋
がっている。
【０００７】処で、係る従来の問題を改良する方法とし
て、例えば、特開平２−１５９１３８号が知られてい
る。係る特開平２−１５９１３８号には、所定の位相を
持ったクロック信号が使用されている発振回路に於い
て、異なる位相を持ったクロック信号が入力された場合
でも、出力周波数の変動の少ない位相同期発振回路が示
されており、位相比較器の情報に基づいて電圧制御発振
器を使用して、入力されたクロック信号と従前のクロッ
ク信号との位相を同期させる技術が示されているが、上
記した様な従来に於ける複数出力の周波数の異なるクロ
ック信号を同時平行的に使用する場合の上記問題点を解
決するものではない。
て、例えば、特開平２−１５９１３８号が知られてい
る。係る特開平２−１５９１３８号には、所定の位相を
持ったクロック信号が使用されている発振回路に於い
て、異なる位相を持ったクロック信号が入力された場合
でも、出力周波数の変動の少ない位相同期発振回路が示
されており、位相比較器の情報に基づいて電圧制御発振
器を使用して、入力されたクロック信号と従前のクロッ
ク信号との位相を同期させる技術が示されているが、上
記した様な従来に於ける複数出力の周波数の異なるクロ
ック信号を同時平行的に使用する場合の上記問題点を解
決するものではない。
【０００８】又、特開昭６０−５６２２号には、基準タ
イミング信号を発生させる発振器から２種のクロック信
号を発生させ、その場合の各クロック信号の同期をとる
為の回路が開示されているが、かかる回路に於いては、
構成が複雑となり、使用回路の数も多くなるので、ダウ
ンサイジング化或いは低コスト化には不向きである。更
には、特開平４−２５６２４０号及び特開平４−２１７
１１５号等が知られてはいるが、係る前者の従来例で
は、任意のフレーム位相差を持つ２系統のデジタル信号
を同期化する目的で、第１と第２の分周パルスの位相差
を基準クロックのパルス数として計数し、当該パルス数
に対応する分だけ、第１と第２の分周パルスの一方のパ
ルスをシフトさせる方法が示されており、又後者は、位
相を有する２種のクロック信号と、基準クロック信号を
用い、適宜の回路を用いて当該２種のクロック信号間の
スキューを検出し、当該スキューを出来るだけ小さくす
る様に該２種のクロック信号と、基準クロック信号間の
位相関係を変化させる方法が示されている。
イミング信号を発生させる発振器から２種のクロック信
号を発生させ、その場合の各クロック信号の同期をとる
為の回路が開示されているが、かかる回路に於いては、
構成が複雑となり、使用回路の数も多くなるので、ダウ
ンサイジング化或いは低コスト化には不向きである。更
には、特開平４−２５６２４０号及び特開平４−２１７
１１５号等が知られてはいるが、係る前者の従来例で
は、任意のフレーム位相差を持つ２系統のデジタル信号
を同期化する目的で、第１と第２の分周パルスの位相差
を基準クロックのパルス数として計数し、当該パルス数
に対応する分だけ、第１と第２の分周パルスの一方のパ
ルスをシフトさせる方法が示されており、又後者は、位
相を有する２種のクロック信号と、基準クロック信号を
用い、適宜の回路を用いて当該２種のクロック信号間の
スキューを検出し、当該スキューを出来るだけ小さくす
る様に該２種のクロック信号と、基準クロック信号間の
位相関係を変化させる方法が示されている。
【０００９】然しながら、上記の２件の従来例では、２
種のクロック信号間にスキューが発生する事が前提とな
っており、スキューが発生した場合、当該スキューを如
何に小さくするかの方法を提供しているものであって、
スキューそのものを発生させない様にする技術とは、異
なるものである。
種のクロック信号間にスキューが発生する事が前提とな
っており、スキューが発生した場合、当該スキューを如
何に小さくするかの方法を提供しているものであって、
スキューそのものを発生させない様にする技術とは、異
なるものである。
【００１０】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、周波数が異なる複数種の
クロック信号を用いる情報処理装置に於いて、当該複数
個のクロック信号間にスキューが発生しない様にする
か、発生してもその程度が実質的な問題の発生に繋がら
ない様な程度となる様にしたクロック信号発生回路を提
供するものであり、更には、クロックサイクルタイムの
短縮化、レーシング発生による誤動作を防止しうる情報
処理装置のクロック信号発生回路を提供するものであ
る。
した従来技術の欠点を改良し、周波数が異なる複数種の
クロック信号を用いる情報処理装置に於いて、当該複数
個のクロック信号間にスキューが発生しない様にする
か、発生してもその程度が実質的な問題の発生に繋がら
ない様な程度となる様にしたクロック信号発生回路を提
供するものであり、更には、クロックサイクルタイムの
短縮化、レーシング発生による誤動作を防止しうる情報
処理装置のクロック信号発生回路を提供するものであ
る。
【００１１】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に係るクロック信号発生
回路は、周波数が互いに整数比の関係にある複数種の動
作クロック信号を使用する情報処理装置に於いて、基準
クロック発生手段、上記複数の動作クロックのそれぞれ
に対応する複数個のタイミング信号発生手段群、該基準
クロック発生手段の出力及び該タイミング信号発生手段
群に於ける一つの当該タイミング信号発生手段の出力と
接続され、その出力が当該情報処理装置に於ける所定の
動作クロックで作動するそれぞれの動作回路群とそれぞ
れ接続されたクロック合成手段群とから構成されている
クロック信号発生回路である。
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に係るクロック信号発生
回路は、周波数が互いに整数比の関係にある複数種の動
作クロック信号を使用する情報処理装置に於いて、基準
クロック発生手段、上記複数の動作クロックのそれぞれ
に対応する複数個のタイミング信号発生手段群、該基準
クロック発生手段の出力及び該タイミング信号発生手段
群に於ける一つの当該タイミング信号発生手段の出力と
接続され、その出力が当該情報処理装置に於ける所定の
動作クロックで作動するそれぞれの動作回路群とそれぞ
れ接続されたクロック合成手段群とから構成されている
クロック信号発生回路である。
【００１２】
【作用】本発明に於けるクロック信号発生回路は、上記
した技術構成を採用しているので、従来の問題を効果的
に改善し、周波数の比が整数倍となる複数種のクロック
を用いた情報処理装置に使用されるクロック信号発生回
路であって、当該周波数の異なる複数種のクロック信号
間に於いてスキューの発生が無いか、或いは、当該スキ
ューが発生したとしても、その程度が実質的に問題とな
る様な程度のスキューに抑止する事が可能となり、その
結果、クロックサイクルタイムの短縮化、レーシング発
生による誤動作を防止しうる情報処理装置のクロック信
号発生回路を容易にかつ安価に製造する事が出来るので
ある。
した技術構成を採用しているので、従来の問題を効果的
に改善し、周波数の比が整数倍となる複数種のクロック
を用いた情報処理装置に使用されるクロック信号発生回
路であって、当該周波数の異なる複数種のクロック信号
間に於いてスキューの発生が無いか、或いは、当該スキ
ューが発生したとしても、その程度が実質的に問題とな
る様な程度のスキューに抑止する事が可能となり、その
結果、クロックサイクルタイムの短縮化、レーシング発
生による誤動作を防止しうる情報処理装置のクロック信
号発生回路を容易にかつ安価に製造する事が出来るので
ある。
【００１３】
【実施例】以下に、本発明に係るクロック信号発生回路
の具体例を図面を参照しながら詳細に説明する。図１
は、本発明に係るクロック信号発生回路の一具体例の構
成の概略を説明するブロックダイアグラムであって、図
中、周波数が互いに整数の関係にある複数種の動作クロ
ック信号ＣＬＫ−１・・・ＣＬＫ−ｎを使用する情報処
理装置に於いて、基準クロック発生手段７、上記複数の
動作クロックＣＬＫ−１・・・ＣＬＫ−ｎのそれぞれに
対応する複数個のタイミング信号発生手段群８−１、８
−２、・・・・８−ｎ、該基準クロック発生手段７の出
力及び該タイミング信号発生手段群８−１、８−２、・
・・・８−ｎに於ける一つの当該タイミング信号発生手
段８−１・・・・８−ｎの出力と接続され、その出力が
当該情報処理装置に於ける所定の動作クロックで作動す
るそれぞれの動作回路群１１−１、１１−２、・・・・
１１−ｎとそれぞれ接続されたクロック合成手段群１０
−１、１０−２、・・・・・１０−ｎとから構成されて
いるクロック信号発生回路２０が示されている。
の具体例を図面を参照しながら詳細に説明する。図１
は、本発明に係るクロック信号発生回路の一具体例の構
成の概略を説明するブロックダイアグラムであって、図
中、周波数が互いに整数の関係にある複数種の動作クロ
ック信号ＣＬＫ−１・・・ＣＬＫ−ｎを使用する情報処
理装置に於いて、基準クロック発生手段７、上記複数の
動作クロックＣＬＫ−１・・・ＣＬＫ−ｎのそれぞれに
対応する複数個のタイミング信号発生手段群８−１、８
−２、・・・・８−ｎ、該基準クロック発生手段７の出
力及び該タイミング信号発生手段群８−１、８−２、・
・・・８−ｎに於ける一つの当該タイミング信号発生手
段８−１・・・・８−ｎの出力と接続され、その出力が
当該情報処理装置に於ける所定の動作クロックで作動す
るそれぞれの動作回路群１１−１、１１−２、・・・・
１１−ｎとそれぞれ接続されたクロック合成手段群１０
−１、１０−２、・・・・・１０−ｎとから構成されて
いるクロック信号発生回路２０が示されている。
【００１４】更に本発明に係る該クロック信号発生回路
２０に於いては、例えば、当該基準クロック発生手段７
は、基準クロック分配手段９を介して、該クロック合成
手段群１０−１、１０−２、・・・・・１０−ｎのそれ
ぞれのクロック合成手段１０−１或いは１０−２と接続
されており、又該タイミング信号発生手段８−１、８−
２、・・・・８−ｎのそれぞれは、タイミング信号分配
手段９−１、９−２、・・・・９−ｎを介して、対応す
る個々のクロック合成手段１０−１、１０−２、・・・
・・１０−ｎと接続されている事が望ましい。
２０に於いては、例えば、当該基準クロック発生手段７
は、基準クロック分配手段９を介して、該クロック合成
手段群１０−１、１０−２、・・・・・１０−ｎのそれ
ぞれのクロック合成手段１０−１或いは１０−２と接続
されており、又該タイミング信号発生手段８−１、８−
２、・・・・８−ｎのそれぞれは、タイミング信号分配
手段９−１、９−２、・・・・９−ｎを介して、対応す
る個々のクロック合成手段１０−１、１０−２、・・・
・・１０−ｎと接続されている事が望ましい。
【００１５】即ち、本発明に係るクロック信号発生回路
に於いては、基準クロック発生手段７と、当該情報処理
装置２０で使用される周波数が互いに異なる複数種のク
ロック信号をそれぞれ発生させるタイミング信号発生手
段８−１、８−２・・・８−ｎとが用意され、それぞれ
の該タイミング信号発生手段８−１、８−２・・・８−
ｎからのタイミング信号は、ＳＳＩ或いは配線等で構成
されるタイミング信号分配回路９−１、９−２・・・９
−ｎのぞれぞれを経て、クロック合成手段１０−１、１
０−２・・・１０−ｎに個別に入力される。
に於いては、基準クロック発生手段７と、当該情報処理
装置２０で使用される周波数が互いに異なる複数種のク
ロック信号をそれぞれ発生させるタイミング信号発生手
段８−１、８−２・・・８−ｎとが用意され、それぞれ
の該タイミング信号発生手段８−１、８−２・・・８−
ｎからのタイミング信号は、ＳＳＩ或いは配線等で構成
されるタイミング信号分配回路９−１、９−２・・・９
−ｎのぞれぞれを経て、クロック合成手段１０−１、１
０−２・・・１０−ｎに個別に入力される。
【００１６】一方、上記基準クロック発生手段７は、基
準クロック用の分配回路９を経て、上記したクロック合
成手段１０−１、１０−２・・・１０−ｎのそれぞれに
同時に入力される。本発明に係る該クロック信号発生回
路に於ける該クロック合成手段１０−１、１０−２・・
・１０−ｎのそれぞれは、基準クロック用の分配回路９
を経て入力される上記した基準クロックと、タイミング
信号分配回路９−１、９−２・・・９−ｎから入力され
るタイミング信号とのＡＮＤ論理をとり、動作クロック
信号ＣＬＫ−１、ＣＬＫ−２・・・ＣＬＫ−ｎを出力
し、それぞれ対応するクロック動作回路１１−１、１１
−２・・・１１−ｎに出力するものである。
準クロック用の分配回路９を経て、上記したクロック合
成手段１０−１、１０−２・・・１０−ｎのそれぞれに
同時に入力される。本発明に係る該クロック信号発生回
路に於ける該クロック合成手段１０−１、１０−２・・
・１０−ｎのそれぞれは、基準クロック用の分配回路９
を経て入力される上記した基準クロックと、タイミング
信号分配回路９−１、９−２・・・９−ｎから入力され
るタイミング信号とのＡＮＤ論理をとり、動作クロック
信号ＣＬＫ−１、ＣＬＫ−２・・・ＣＬＫ−ｎを出力
し、それぞれ対応するクロック動作回路１１−１、１１
−２・・・１１−ｎに出力するものである。
【００１７】本発明に於けるクロック信号発生回路２０
に於いては、当該複数種の周波数の異なる出力のクロッ
ク信号は、２つ若しくはそれ以上で有ってもよく、又そ
れぞれのクロック信号の周波数は、互いに整数倍だけ異
なっているものである事が望ましい。例えば、２：１、
４：３：１等の様に、周波数の差を有するものである。
に於いては、当該複数種の周波数の異なる出力のクロッ
ク信号は、２つ若しくはそれ以上で有ってもよく、又そ
れぞれのクロック信号の周波数は、互いに整数倍だけ異
なっているものである事が望ましい。例えば、２：１、
４：３：１等の様に、周波数の差を有するものである。
【００１８】つまり、本発明に於いては、上記した様な
周波数の異なる複数種のクロック信号に共通の基準クロ
ック信号とそれぞれのクロック信号に対応するタイミン
グ信号発生手段を用いて、上記クロック合成手段により
論理積（ＡＮＤ）をとり、基準クロックの位相に完全に
同期した各動作クロック信号ＣＬＫ−１、ＣＬＫ−２・
・・ＣＬＫ−ｎを出力する様に構成したものである。
周波数の異なる複数種のクロック信号に共通の基準クロ
ック信号とそれぞれのクロック信号に対応するタイミン
グ信号発生手段を用いて、上記クロック合成手段により
論理積（ＡＮＤ）をとり、基準クロックの位相に完全に
同期した各動作クロック信号ＣＬＫ−１、ＣＬＫ−２・
・・ＣＬＫ−ｎを出力する様に構成したものである。
【００１９】一般的には、前記したタイミング信号分配
回路９−１、９−２・・・９−ｎに於ける遅延時間は、
クロック合成手段１０−１、１０−２・・・１０−ｎ或
いはクロック動作回路１１−１、１１−２・・・１１−
ｎを構成する例えばＬＳＩ等に於ける遅延時間よりも大
きいので、係るタイミング信号分配回路９−１、９−２
・・・９−ｎに於ける遅延時間を上記の様に制御する事
によって、各クロック動作回路の入力でのクロックスキ
ューは、従来の方法に比べて著しく小さくなる。
回路９−１、９−２・・・９−ｎに於ける遅延時間は、
クロック合成手段１０−１、１０−２・・・１０−ｎ或
いはクロック動作回路１１−１、１１−２・・・１１−
ｎを構成する例えばＬＳＩ等に於ける遅延時間よりも大
きいので、係るタイミング信号分配回路９−１、９−２
・・・９−ｎに於ける遅延時間を上記の様に制御する事
によって、各クロック動作回路の入力でのクロックスキ
ューは、従来の方法に比べて著しく小さくなる。
【００２０】本発明に於いては、上記した様にスキュー
の発生の大きいクロック分配回路に於けるスキューの発
生そのものを回避する様に構成されているので、仮に、
スキューが、クロック分配回路以降のＬＳＩ部分で発生
したとしても、その程度は、もともと小さいので、実質
的なスキューの発生に対しては殆ど影響がなくなる。次
に、本発明に係るクロック信号発生回路２０に於けるス
キューの発生防止原理を図２の波形図を参照しながら説
明する。
の発生の大きいクロック分配回路に於けるスキューの発
生そのものを回避する様に構成されているので、仮に、
スキューが、クロック分配回路以降のＬＳＩ部分で発生
したとしても、その程度は、もともと小さいので、実質
的なスキューの発生に対しては殆ど影響がなくなる。次
に、本発明に係るクロック信号発生回路２０に於けるス
キューの発生防止原理を図２の波形図を参照しながら説
明する。
【００２１】図２は、図１に於ける本発明のクロック信
号発生回路２０の基本的構成図に於いて、周波数の異な
る２種の動作クロック信号ＣＬＫ１とＣＬＫ２を使用す
るに際して、周波数の比が２：１である様な場合を例に
あげて説明する。図２に於ける波形Ａは、基準クロック
発生手段７から発生された基準クロックＲＥＦＣＬＫ１
が、基準クロック分配手段９を経て各クロック合成手段
１０−１と１０−２に入力される基準クロックＲＥＦＣ
ＬＫ１１の波形を示し、又波形Ｂは、動作クロック信号
ＣＬＫ１を得る為、タイミング信号発生手段８−１から
出力されるタイミング信号Ｔ１０がタイミング信号分配
手段９−１を介してクロック合成手段１０−１に入力さ
れるタイミング信号Ｔ１１の波形を示し、又波形Ｄは、
動作クロック信号ＣＬＫ２を得る為、タイミング信号発
生手段８−２から出力されるタイミング信号Ｔ２０がタ
イミング信号分配手段９−２を介してクロック合成手段
１０−２に入力されるタイミング信号Ｔ２１の波形を示
している。
号発生回路２０の基本的構成図に於いて、周波数の異な
る２種の動作クロック信号ＣＬＫ１とＣＬＫ２を使用す
るに際して、周波数の比が２：１である様な場合を例に
あげて説明する。図２に於ける波形Ａは、基準クロック
発生手段７から発生された基準クロックＲＥＦＣＬＫ１
が、基準クロック分配手段９を経て各クロック合成手段
１０−１と１０−２に入力される基準クロックＲＥＦＣ
ＬＫ１１の波形を示し、又波形Ｂは、動作クロック信号
ＣＬＫ１を得る為、タイミング信号発生手段８−１から
出力されるタイミング信号Ｔ１０がタイミング信号分配
手段９−１を介してクロック合成手段１０−１に入力さ
れるタイミング信号Ｔ１１の波形を示し、又波形Ｄは、
動作クロック信号ＣＬＫ２を得る為、タイミング信号発
生手段８−２から出力されるタイミング信号Ｔ２０がタ
イミング信号分配手段９−２を介してクロック合成手段
１０−２に入力されるタイミング信号Ｔ２１の波形を示
している。
【００２２】係るタイミング信号Ｔ１０とＴ２０とは、
周波数が２：１となっている事は言うまでもない。各ク
ロック合成手段１０−１及び１０─２では、入力された
基準クロックＲＥＦＣＬＫ１１とタイミング信号Ｔ１１
又はタイミング信号Ｔ２１とを合成する為、両者の信号
のＡＮＤ論理をとり、波形Ｃ及び波形Ｅに示す様に、双
方の信号レベルが共に“Ｌ”レベルとなっている時点で
“Ｌ”レベルの信号を出力する動作クロック信号ＣＬＫ
１とＣＬＫ２を出力するものである。
周波数が２：１となっている事は言うまでもない。各ク
ロック合成手段１０−１及び１０─２では、入力された
基準クロックＲＥＦＣＬＫ１１とタイミング信号Ｔ１１
又はタイミング信号Ｔ２１とを合成する為、両者の信号
のＡＮＤ論理をとり、波形Ｃ及び波形Ｅに示す様に、双
方の信号レベルが共に“Ｌ”レベルとなっている時点で
“Ｌ”レベルの信号を出力する動作クロック信号ＣＬＫ
１とＣＬＫ２を出力するものである。
【００２３】従って、クロック動作回路１１─１と１１
─２を駆動させる動作クロック信号ＣＬＫ１とＣＬＫ２
は、完全に基準クロック信号に同期して出力されるの
で、合成後のクロック波形の立ち上がりエッジに関して
は、上記した２つの周波数の間にスキューの発生する余
地を無くす事が可能となる。図３は、本発明に係るクロ
ック信号発生回路２０を実現する場合の回路構成の具体
例を示すブロックダイアグラムであり、上記クロック合
成手段１０−１と１０−２をＡＮＤゲート回路で構成し
た例を示したものである。
─２を駆動させる動作クロック信号ＣＬＫ１とＣＬＫ２
は、完全に基準クロック信号に同期して出力されるの
で、合成後のクロック波形の立ち上がりエッジに関して
は、上記した２つの周波数の間にスキューの発生する余
地を無くす事が可能となる。図３は、本発明に係るクロ
ック信号発生回路２０を実現する場合の回路構成の具体
例を示すブロックダイアグラムであり、上記クロック合
成手段１０−１と１０−２をＡＮＤゲート回路で構成し
た例を示したものである。
【００２４】
【発明の効果】本発明に係るクロック信号発生回路２０
は、上記した様な構成を採用していることから、周波数
の比が整数倍となる複数種のクロックを用いた複数種の
クロック信号間に於いてスキューの発生が無いか、或い
は、当該スキューが発生したとしても、その程度が実質
的に問題となる様な程度のスキューに抑止する事が可能
となり、その結果、クロックサイクルタイムの短縮化、
レーシング発生による誤動作を防止しうる情報処理装置
のクロック信号発生回路を容易にかつ安価に製造する事
が出来る。
は、上記した様な構成を採用していることから、周波数
の比が整数倍となる複数種のクロックを用いた複数種の
クロック信号間に於いてスキューの発生が無いか、或い
は、当該スキューが発生したとしても、その程度が実質
的に問題となる様な程度のスキューに抑止する事が可能
となり、その結果、クロックサイクルタイムの短縮化、
レーシング発生による誤動作を防止しうる情報処理装置
のクロック信号発生回路を容易にかつ安価に製造する事
が出来る。
【図１】図１は、本発明に係るクロック信号発生回路の
構成の一例を示すブロックダイアグラムである。
構成の一例を示すブロックダイアグラムである。
【図２】図２は、本発明に於けるクロック信号発生回路
を駆動する場合の各信号の波形図を示すグラフである。
を駆動する場合の各信号の波形図を示すグラフである。
【図３】図３は、本発明に係るクロック信号発生回路の
他の具体例の構成を説明するブロックダイアグラムであ
る。
他の具体例の構成を説明するブロックダイアグラムであ
る。
【図４】図４は、従来の情報処理装置に於けるクロック
信号発生回路の一例を示すブロックダイアグラムであ
る。
信号発生回路の一例を示すブロックダイアグラムであ
る。
【図５】図５は、従来のクロック信号発生回路に於ける
問題点を説明する波形図である。
問題点を説明する波形図である。
１、２…クロック発生回路 ３、４…クロック分配回路 ５、６…クロック動作回路 ７…基準クロック発生手段 ８─１、８─２…タイミング信号発生手段 ９…基準クロック分配手段 ９─１、９─２…タイミング信号分配手段 １０─１、１０─２…クロック合成手段 １１─１、１１─２…クロック動作回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/00 Ｂ
Claims (2)
- 【請求項１】 周波数が互いに整数比の関係にある複数
種の動作クロック信号を使用する情報処理装置に於い
て、基準クロック発生手段、上記複数の動作クロックの
それぞれに対応する複数個のタイミング信号発生手段
群、該基準クロック発生手段の出力及び該タイミング信
号発生手段群に於ける一つの当該タイミング信号発生手
段の出力と接続され、その出力が当該情報処理装置に於
ける所定の動作クロックで作動するそれぞれの動作回路
群とそれぞれ接続されたクロック合成手段群とから構成
されている事を特徴とするクロック信号発生回路。 - 【請求項２】 当該基準クロック発生手段は、基準クロ
ック分配手段を介して、該クロック合成手段群のそれぞ
れのクロック合成手段と接続されており、又該タイミン
グ信号発生手段のそれぞれは、タイミング信号分配手段
を介して、対応する個々のクロック合成手段と接続され
ている事を特徴とする請求項１記載のクロック信号発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6243942A JPH08107405A (ja) | 1994-10-07 | 1994-10-07 | クロック信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6243942A JPH08107405A (ja) | 1994-10-07 | 1994-10-07 | クロック信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08107405A true JPH08107405A (ja) | 1996-04-23 |
Family
ID=17111334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6243942A Withdrawn JPH08107405A (ja) | 1994-10-07 | 1994-10-07 | クロック信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08107405A (ja) |
-
1994
- 1994-10-07 JP JP6243942A patent/JPH08107405A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |