KR960003372Y1 - 디지탈 신호지연장치 - Google Patents

Abstract

내용 없음.

Description

디지탈 신호지연장치

제1도는 종래의 일반적인 신호지연장치를 보인 개략도.

제2도는 제1도의 신호지연장치에 따른 입출력파형도.

제3도는 제1도의 신호지연장치가 복수개 연결된 것을 보이는 도.

제4도는 제3도의 신호지연장치에 따른 입출력파형도.

제5도는 본 고안에 의한 디지탈 신호지연장치의 구성도.

제6도는 제5도의 디지탈 신호지연장치에 의해 얻어진 입력 및 출력파형도.

* 도면의 주요부분에 대한 부호의 설명

1₁, 1₂,…1N, : 반전증폭기 t_d: 지연시간

30, 40, 50 : D 플립플롭(flip-flop) D1, D2, D3 : 입력단자

Q1, Q2, Q3 : 비반전출력단자: 반전출력단자

CLK1, CLK2, CLK3 : 클럭신호입력단자

D : 디지탈 입력신호 CLK : 클럭신호

본 고안은 지연시간을 정확히 유지시키기 위한 지연장치에 관한 것으로서, 보다 상세하게는 디지탈 지연기의 게이트 특성에 따라 지연시간오차가 발생하는 것을 방지하기 위한 플립플롭들을 이용한 지연장치에 관한 것이다.

일반적으로 디지탈회로에 있어서, 신호처리를 한다 함은 어떤 하나의 신호를 기본으로 하여 일련의 연속된 신호를 생성하는 것을 말한다. 디지탈 신호에 시간적인 조작을 가하는 것은 시간적으로 신호를 전진시킨다든가 또는 지연시킨다든가 하는 처리를 의미하게 되는데, 미래의 예측은 불가능하기 때문에, 신호처리는 신호의 시간에 대한 지연을 기본으로 한다.

제1도는 종래의 신호지연장치를 간단히 도시한 것이다. 본 지연장치는 일반적으로 1개의 반전증폭기(1₁)로서 구성되어 있다.

제2도는 제1도에 도시된 신호지연장치에 따른 입력신호와 지연된 출력신호의 시간에 대한 파형도이다. 입력신호에 대해 출력신호는 t_d시간만큼 지연되어 있다.

제3도는 제1도에 의한 지연장치를 복수개 배열하여 희망하는 지연시간을 얻기위한 장치를 도시한 것이다. 반전증폭기들이 소정갯수 커스케이드(cascade)접속되어 입력신호에 대해서 원하는 시간지연을 얻을 수 있다.

제4도는 제3도의 지연장치를 복수개 연결한 지연회로의 입출력파형도를 도시한 것이다. 여기서, 출력신호를 입력신호에 비해 반전증폭기의 수(N)와 단위게이트당 지연시간(t_d)를 곱한 시간만큼 지연되어 나타난다.

제1도 내지 제4도에서는 지연게이트를 반전증폭기로 구성하였지만 실제적으로는 반전증폭기에만 제한되는 것이 아니라 다른 디지탈장치, 예컨대, AND 게이트, OR 게이트, XOR 게이트, NOR 게이트, NAND 게이트 등의 여러가지 논리게이트회로를 이용하여 구성할 수 있다.

그러나, 상기 여러가지 게이트소자들이 제작회사에 따라 서로 다른 전파지연시간을 갖기 때문에, 같은 품명이라 하더라도 그 지연시간이 불균일하여 정확한 지연시간을 확보하기 힘든 단점이 있었다.

미국특허 제4,900,949호 ＂(트랜지스터-트랜지스터 로직을 이용한 지연형 플립플롭장치) Delay Type Flip-Flop Arrangement Using Transistor-Transistor Logic＂에는 트랜지스터들을 이용한 D플립플롭들(D Flip-Flop)의 회로가 개시되어 있는데, 이 플립플롭회로는 마스터 플립플롭, 슬레이브 플립플롭, 출력버퍼 및 구동부를 구비하여 동작하는 것이다. 그러나, 상기 미국특허의 D 플립플롭 장치는 별도의 구동회로를 포함하고 있어 회로구성이 복잡해짐으로써 고집적화가 어려운 단점이 있었다.

상기한 바와 같은 문제점을 해결하기 위하여 본 고안은 간단하게 구성되고, 입력신호에 대해 정확한 시간지연을 제공하는 디지탈 신호지연장치를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위하여 본 고안은 디지탈 신호를 수신하여 소정시간 만큼 지연시켜 출력하는 디지탈 신호지연장치에 있어서, 상기 디지탈 신호의 주파수의 소정배수의 주파수를 갖는 클록신호를 입력받아 그 클록신호의 주파수를 1/2를 낮추고 서로 위상이 반대인 제1클럭신호 및 제2클럭신호를 각각 출력하는 제1플립플롭 : 상기 디지탈 신호를 입력받고, 상기 제1클럭신호를 동기신호로 이용하여 제1출력신호를 발생하는 제2플립플롭 : 및 상기 디지탈 신호를 입력받고, 상기 제2클럭신호를 동기신호로 이용하여 상기 제2플립플롭의 제1출력신호에 대해 소정시간만큼 지연된 제2출력신호를 발생하는 제3플립플롭을 구비하는 것을 특징으로 한다.

이하, 본 고안에 의한 신호지연장치의 일실시예를 첨부한 도면을 참고로 하여 상세히 설명하도록 한다.

제5도는 본 고안의 일실시예에 따른 신호지연장치의 구성을 보인것으로서, 3개의 D 플립플롭을 이용하여 압력신호파형을 반주기 만큼 지연하여 출력시키기 위한 장치를 도시하였다.

제6도는 본 고안의 입출력신호의 타이밍도를 도시한 것으로써, 제5도에 도시된 제1출력단자 및 제2출력단자를 통해 출력되는 신호의 파형들이 나타나 있다.

제5도에 있어서, 본 신호지연장치는 디지탈입력신호(D)를 받아들이는 제2플립플롭(40) 및 제3플립플롭(50)과, 상기 입력신호(D)의 주파수(f)의 소정배수의 주파수(본 실시예에서는 4배, 즉 4xf)를 갖는 클록신호(CLK)를 수신하는 제1플립플롭(30)으로 구성되어 있다. 여기서, 상기 제1플립플롭(30)의 제1클럭입력단자(CLK1)에는 시스템의 마스터클록(master clock)이 입력된다. 그리고, 제1플립플롭(30)의 제1비반전 출력단자(Q1)는 제2플립플롭(40)의 제2클록입력단자(CLK2)에 접속되며, 제1반전출력단자()는 제1입력단자(D1)에 궤환접속되는 동시에 제3플립플롭(50)의 제3클록입력단자(CLK3)에 접속된다.

제2플립플롭(40)의 제2입력단자(D2)는 입력신호(D)를 수신하며, 이 입력신호(D)는 제3플립플롭(50)의 제3입력단자(D3)로도 입력된다. 제2플립플롭(40)의 제2비반전출력단자(Q2)로는 입력신호와 동일한 파형을 가진 출력신호가 시간지연이 거의 없이 출력된다.

또한, 제1플립플롭(30)에 의해 원래의 클록동기신호(즉, 4xf CLK)가 1/2분주된 클록신호(즉, 2xf)는 제3플립플롭(50)에 의해 그 주파수가 다시 1/2로 떨어짐으로써 원래의 클록신호(CLK)에 동일한 주파수를 갖는 클록신호(즉, 1xf)로 바뀌고, 이때, 상기 제3플립플롭(50)은 이 클록신호의 동기에 의하여 원래의 입력신호에 비해 반주기만큼 지연된 출력신호를 제3비반전출력단자(Q3)를 통해 출력한다.

본 실시예에 있어, 클록신호(CLK)는 출력에서 원하는 클록의 4배(즉, 4xf)로 만든 다음 제1플립플롭(30)의 제 : 클록단자(CLK1)에 인가되고, 이 클록신호에 의해 제1플립플롭이 2xf배의 클록주파수를 갖게 되며, 상기 2xf 클록출력이 제1비반전출력단자(Q1) 및 제1반전 출력단자()를 통해 제2 및 제3플립플롭들(40,50)의 제2 및 제3클록 입력단자들(CLK2,CLK3)로 각각 입력된다. 이어서, 제2 및 제3플립플롭들(40,50)에서는 입력된 클록의 주파수를 다시 1/2로 낮추어서, 처음 입력된 클록의 1/4배로 만들어 지연되지 않은 신호와 일정시간만큼 지연된 신호를 각각 출력한다.

상기한 바와 같이, 제2 및 제3플립플롭들(40,50)의 제1 및 제2출력단자(1,2)는 소정시간만큼의 위상차이를 갖는 두개의 신호가 각각 출력되며, 제6도에 도시된 바와 같이 두개의 출력신호들은 항상 균일한 위상차를 갖게 된다.

상기 실시예에서는 입력클록신호(CLK)를 디지탈입력신호(D)의 4배로 하여 반주기 지연된 위상차이를 얻었지만, 입력클록신호의 주파수를 조절함에 의해 제2 및 제3플립플롭들의 출력신호의 위상차를 증가 또는 감소시킬 수 있다. 또한, 본 실시예에 의한 신호지연장치를 복수개 연결하여 복수배의 지연을 달성할 수 있다.

상기 실시예에서는 별도의 구동회로를 구비할 필요가 없이 D플립플롭 3개를 연결하여 클록동기신호의 인가에 따라 자동적으로 일정한 위상차이를 갖는 두개의 신호들을 얻을 수 있다.

따라서, 본 고안에 따른 D 플립플롭의 구성에 의해 종래의 신호지연장치에 비해 상대적으로 안정된 시간지연을 갖는 신호지연장치가 얻어지게 된다. 즉, 종래의 게이트의 지연특성을 이용한 지연장치와 달리 각 게이트 마다의 특성불균일로 인한 오차가 없어서, 항상 일정한 지연을 얻게 된다.

또한, 본 고안에 따른 상술한 실시예에서는 D 플립플롭을 이용하여 신호지연장치를 구성하였지만, 본 발명의 다른 실시예로서는 J-K 플립플롭(J-K flip-flop)이나 S-R 플립플롭(S-R flip-flop)을 이용하여 상기 실시예와 같은 신호지연동작을 실현시킬 수도 있다.

Claims (1)

1. 소정 주파수의 디지탈 신호를 수신하여 소정시간 만큼 지연시켜 출력하는 디지탈 신호 지연 장치에 있어서, 상기 디지탈 신호의 주파수의 소정배수의 주파수를 갖는 클록신호를 입력받고 그 반전출력을 데이터입력단으로 입력받아 그 클록신호의 주파수를 1/2로 낮추고, 비반전출력단자 및 반전출력단자를 통하여 서로 위상이 반대인 제1클럭신호 및 제2클럭신호를 각각 출력하는 제1플립플롭 : 상기 디지탈 신호를 데이터입력단으로 입력받고, 상기 제1클럭신호를 클록단을 통하여 입력받아, 상기 제1클록신호를 동기신호로 이용하여 제1출력신호를 발생하는 제2플립플롭 : 및 상기 디지탈 신호를 데이터입력단으로 입력받고, 상기 제2클럭신호를 클럭단을 통하여 입력받아, 상기 제2클록신호를 동기신호로 이용하여 상기 제2플립플롭의 제1출력신호에 비해 소정시간만큼 지연된 제2출력신호를 발생하는 제3플립플롭을 구비함으로써, 상기 입력신호에 대응하는 상기 제1출력신호보다 항상 일정하게 지연되어 출력되는 제2출력신호를 생성시킬 수 있음을 특징으로 하는 디지탈 신호 지연 장치.