JP2811744B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2811744B2 JP2811744B2 JP1116306A JP11630689A JP2811744B2 JP 2811744 B2 JP2811744 B2 JP 2811744B2 JP 1116306 A JP1116306 A JP 1116306A JP 11630689 A JP11630689 A JP 11630689A JP 2811744 B2 JP2811744 B2 JP 2811744B2
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- JP
- Japan
- Prior art keywords
- clock
- clock signal
- signal
- driver
- output
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にクロック信号に
より内部回路及び入出力回路を制御する構成の半導体集
積回路に関する。
より内部回路及び入出力回路を制御する構成の半導体集
積回路に関する。
最近のプロセス技術の発達に伴ってマイクロプロセッ
サ等のLSIの高速化、高集積化がなされ、30〜50MHzの高
速動作をする製品も開発されている。
サ等のLSIの高速化、高集積化がなされ、30〜50MHzの高
速動作をする製品も開発されている。
この様な高速LSIを実現する上の問題点の１つとし
て、出力回路における遅延時間の短縮化がある。すなわ
ち、LSI内部のスピードは、LSIの高速化のための回路素
子の縮小化（シュリンク）によって、遅延時間の影響を
与える内部キャパシタも同様に縮小されるため、同様に
スケーリングされて高速化する。
て、出力回路における遅延時間の短縮化がある。すなわ
ち、LSI内部のスピードは、LSIの高速化のための回路素
子の縮小化（シュリンク）によって、遅延時間の影響を
与える内部キャパシタも同様に縮小されるため、同様に
スケーリングされて高速化する。
しかし、外部とのインターフェースをとる出力回路
は、外部容量を低減させることができないため高速化が
難しいという問題がある。
は、外部容量を低減させることができないため高速化が
難しいという問題がある。
第４図は従来の半導体集積回路の一例を示すブロック
図である。
図である。
この半導体集積回路は、クロック信号CKを緩衝増幅す
る入力バッファ１と、この入力バッファ１の出力信号を
増幅して内部回路４及び出力回路５へ供給するクロック
ドライバ2Aと、クロックドライバ2Aからのクロック信号
により制御されて所定の処理を行う内部回路４と、クロ
ックドライバ2Aからのクロック信号により制御されて内
部回路４の出力信号を出力端子TO1へ伝達する出力回路
５とを有する構成となっている。
る入力バッファ１と、この入力バッファ１の出力信号を
増幅して内部回路４及び出力回路５へ供給するクロック
ドライバ2Aと、クロックドライバ2Aからのクロック信号
により制御されて所定の処理を行う内部回路４と、クロ
ックドライバ2Aからのクロック信号により制御されて内
部回路４の出力信号を出力端子TO1へ伝達する出力回路
５とを有する構成となっている。
この半導体集積回路において、上述したこの種の問題
は、次に２つの手法で対処している。
は、次に２つの手法で対処している。
第１の手法は、出力端子TO1と接続する外部回路をド
ライブする出力回路５の出力バッファ用のトランジスタ
サイズを大きくすることによってドライブ能力を上げ高
速化する手法である。
ライブする出力回路５の出力バッファ用のトランジスタ
サイズを大きくすることによってドライブ能力を上げ高
速化する手法である。
また、第２の手法は、クロックドライバ2Aのトランジ
スタサイズを大きくしドライブ能力を上げ高速化する手
法である。
スタサイズを大きくしドライブ能力を上げ高速化する手
法である。
上述した従来の半導体集積回路は、出力回路における
遅延時間の短縮化を行う場合、出力回路５の出力バッフ
ァ用のトランジスタサイズを大きくする第１の手法や、
クロックドライバ2Aのトランジスタサイズを大きくする
第２の手法等により行う構成となっているので、第１の
手法では、ドライブ能力を上げるためにスイッチング時
に瞬時的に大電流が流れるため電源供給端子・接地端子
間に雑音が発生し却って遅れる場合もあり、従って、ト
ランジスタサイズを大きくするにも限界が生じ高速化に
限界があるという欠点がある。
遅延時間の短縮化を行う場合、出力回路５の出力バッフ
ァ用のトランジスタサイズを大きくする第１の手法や、
クロックドライバ2Aのトランジスタサイズを大きくする
第２の手法等により行う構成となっているので、第１の
手法では、ドライブ能力を上げるためにスイッチング時
に瞬時的に大電流が流れるため電源供給端子・接地端子
間に雑音が発生し却って遅れる場合もあり、従って、ト
ランジスタサイズを大きくするにも限界が生じ高速化に
限界があるという欠点がある。
また、第２の手法では、クロックドライバ2Aを大きく
することによって高速することができるが、大きくなる
に従ってクロックドライバ2A自身のキャパシタが大きく
なり同様に高速化に限界が生じるという欠点がある。
することによって高速することができるが、大きくなる
に従ってクロックドライバ2A自身のキャパシタが大きく
なり同様に高速化に限界が生じるという欠点がある。
本発明の目的は、高速化の限界を上げ、より高速化す
ることができる半導体集積回路を提供することにある。
ることができる半導体集積回路を提供することにある。
本発明の半導体集積回路は、所定のクロック信号を緩
衝増幅して出力する高駆動能力の第１のクロックドライ
バと、このクロックドライバからの第１のクロック信号
により制御されて所定の処理を行う内部回路と、前記第
１のクロック信号により制御されて前記内部回路の出力
信号を出力端子へ伝達する出力回路とを有する半導体集
積回路において、前記第１のクロックドライバに代え
て、前記所定のクロック信号をそれぞれ共通入力し、第
２のクロック信号として出力する第２のクロックドライ
バと第３のクロック信号として出力する第３のクロック
ドライバとが用いられ、前記第３のクロック信号が前記
第２のクロック信号よりも論理レベルのハイレベルへの
遷移時間が短い相互関係を維持した状態で前記第２及び
前記第３のクロック信号とも前記第１のクロック信号よ
りも前記所定のクロック信号に対する前記遷移時間が短
縮されるように前記第２および前記第３のクロックドラ
イバそれぞれのトランジスタサイズを形成した構成を有
する。
衝増幅して出力する高駆動能力の第１のクロックドライ
バと、このクロックドライバからの第１のクロック信号
により制御されて所定の処理を行う内部回路と、前記第
１のクロック信号により制御されて前記内部回路の出力
信号を出力端子へ伝達する出力回路とを有する半導体集
積回路において、前記第１のクロックドライバに代え
て、前記所定のクロック信号をそれぞれ共通入力し、第
２のクロック信号として出力する第２のクロックドライ
バと第３のクロック信号として出力する第３のクロック
ドライバとが用いられ、前記第３のクロック信号が前記
第２のクロック信号よりも論理レベルのハイレベルへの
遷移時間が短い相互関係を維持した状態で前記第２及び
前記第３のクロック信号とも前記第１のクロック信号よ
りも前記所定のクロック信号に対する前記遷移時間が短
縮されるように前記第２および前記第３のクロックドラ
イバそれぞれのトランジスタサイズを形成した構成を有
する。
次に、本発明に実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示すブロック図であ
る。
る。
この実施例は、クロック信号CKを緩衝増幅する入力バ
ッファ１と、この入力バッファ１の出力信号を増幅して
第１及び第２のクロック信号CK1，CK2をそれぞれ対応し
て信号する第１及び第２のクロックドライバ2,3と、第
１のクロック信号CK1により制御されて所定の処理を行
う内部回路４と、第２のクロック信号CK2により制御さ
れて内部回路４の出力信号を出力端子TO1へ伝達する出
力回路５とを有する構成となっている。
ッファ１と、この入力バッファ１の出力信号を増幅して
第１及び第２のクロック信号CK1，CK2をそれぞれ対応し
て信号する第１及び第２のクロックドライバ2,3と、第
１のクロック信号CK1により制御されて所定の処理を行
う内部回路４と、第２のクロック信号CK2により制御さ
れて内部回路４の出力信号を出力端子TO1へ伝達する出
力回路５とを有する構成となっている。
このように、内部回路４及び出力回路５を制御するク
ロック信号CK1，CK2をそれぞれ別々のクロックドライバ
2,3により供給する構成とすることにより、それぞれの
クロックドライバ2,3のトランジスタサイズを従来のク
ロックドライバ2Aのトランジスタサイズより小さくして
もクロックドライバ2,3の内部回路４及び出力回路５に
対するドライブ能力を上げることができる上に、内部回
路４より出力回路５の方がドライブ能力が小さくて済む
ので第２のクロックドライバ３のトランジスタサイズを
第１のクロックドライバ２のトランジスタサイズより小
さくすることができるので、従来よりはるかに高速化す
ることができる。
ロック信号CK1，CK2をそれぞれ別々のクロックドライバ
2,3により供給する構成とすることにより、それぞれの
クロックドライバ2,3のトランジスタサイズを従来のク
ロックドライバ2Aのトランジスタサイズより小さくして
もクロックドライバ2,3の内部回路４及び出力回路５に
対するドライブ能力を上げることができる上に、内部回
路４より出力回路５の方がドライブ能力が小さくて済む
ので第２のクロックドライバ３のトランジスタサイズを
第１のクロックドライバ２のトランジスタサイズより小
さくすることができるので、従来よりはるかに高速化す
ることができる。
第２図はこの実施例の効果を説明するための各クロッ
ク信号CK,CK1，CK2の波形図である。
ク信号CK,CK1，CK2の波形図である。
このように、クロック信号CK1よりも，CK2の方が速く
なる。
なる。
第３図は本発明の第２の実施例を示すフロック図であ
る。
る。
この実施例は、出力回路5,5Aを分割してこれら出力回
路5,5Aそれぞれクロックドライバ3,3Aを設けたもので、
より高速化できると共に、スイッチング時の雑音をより
低減することができるという利点がある。
路5,5Aそれぞれクロックドライバ3,3Aを設けたもので、
より高速化できると共に、スイッチング時の雑音をより
低減することができるという利点がある。
以上説明したように本発明は、従来の、所定のクロッ
ク信号を緩衝増幅して出力する高駆動能力の第１のクロ
ックドライバに代えて、所定のクロック信号をそれぞれ
共通入力し、第２のクロック信号として出力する第２の
クロックドライバと第３のクロック信号として出力する
第３のクロックドライバとが用いられ、第３のクロック
信号が第２のクロック信号よりも論理レベルのハイレベ
ルへの遷移時間が短い相互関係を維持した状態で第２及
び第３のクロック信号とも第１のクロック信号よりも所
定のクロック信号に対する遷移時間が短縮されるように
第２および第３のクロックドライバそれぞれのトランジ
スタサイズを形成した構成を有する構成とすることによ
り、ドライブ能力を上げても各クロックドライバのトラ
ンジスタサイズを従来のクロックドライバのトランジス
タサイズより小さくすることができ、更に出力回路側を
内部回路側より小さくすることができるので、従来より
はるかに高速化することができる効果がある。
ク信号を緩衝増幅して出力する高駆動能力の第１のクロ
ックドライバに代えて、所定のクロック信号をそれぞれ
共通入力し、第２のクロック信号として出力する第２の
クロックドライバと第３のクロック信号として出力する
第３のクロックドライバとが用いられ、第３のクロック
信号が第２のクロック信号よりも論理レベルのハイレベ
ルへの遷移時間が短い相互関係を維持した状態で第２及
び第３のクロック信号とも第１のクロック信号よりも所
定のクロック信号に対する遷移時間が短縮されるように
第２および第３のクロックドライバそれぞれのトランジ
スタサイズを形成した構成を有する構成とすることによ
り、ドライブ能力を上げても各クロックドライバのトラ
ンジスタサイズを従来のクロックドライバのトランジス
タサイズより小さくすることができ、更に出力回路側を
内部回路側より小さくすることができるので、従来より
はるかに高速化することができる効果がある。
第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図に示された実施例の効果を説明するための各
クロック信号の波形図、第３図は本発明の第２の実施例
を示すブロック図、第４図は従来の半導体集積回路の一
例を示すブロック図である。 １……入力バッファ、2,2A,3,3A……クロックドライ
バ、４……内部回路、5,5A……出力回路。
図は第１図に示された実施例の効果を説明するための各
クロック信号の波形図、第３図は本発明の第２の実施例
を示すブロック図、第４図は従来の半導体集積回路の一
例を示すブロック図である。 １……入力バッファ、2,2A,3,3A……クロックドライ
バ、４……内部回路、5,5A……出力回路。
Claims (1)
- 【請求項１】所定のクロック信号を緩衝増幅して出力す
る高駆動能力の第１のクロックドライバと、このクロッ
クドライバからの第１のクロック信号により制御されて
所定の処理を行う内部回路と、前記第１のクロック信号
により制御されて前記内部回路の出力信号を出力端子へ
伝達する出力回路とを有する半導体集積回路において、
前記第１のクロックドライバに代えて、前記所定のクロ
ック信号をそれぞれ共通入力し、第２のクロック信号と
して出力する第２のクロックドライバと第３のクロック
信号として出力する第３のクロックドライバとが用いら
れ、前記第３のクロック信号が前記第２のクロック信号
よりも論理レベルのハイレベルへの遷移時間が短い相互
関係を維持した状態で前記第２及び前記第３のクロック
信号とも前記第１のクロック信号よりも前記所定のクロ
ック信号に対する前記遷移時間が短縮されるように前記
第２および前記第３のクロックドライバそれぞれのトラ
ンジスタサイズを形成した構成を有することを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116306A JP2811744B2 (ja) | 1989-05-09 | 1989-05-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116306A JP2811744B2 (ja) | 1989-05-09 | 1989-05-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02295216A JPH02295216A (ja) | 1990-12-06 |
| JP2811744B2 true JP2811744B2 (ja) | 1998-10-15 |
Family
ID=14683746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1116306A Expired - Lifetime JP2811744B2 (ja) | 1989-05-09 | 1989-05-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2811744B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61139139A (ja) * | 1984-12-11 | 1986-06-26 | Toshiba Corp | 半導体装置の同期化方法およびこれに用いる半導体装置 |
-
1989
- 1989-05-09 JP JP1116306A patent/JP2811744B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02295216A (ja) | 1990-12-06 |
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