JP2585330B2 - 高速バス回路の動作方法 - Google Patents
高速バス回路の動作方法Info
- Publication number
- JP2585330B2 JP2585330B2 JP62321234A JP32123487A JP2585330B2 JP 2585330 B2 JP2585330 B2 JP 2585330B2 JP 62321234 A JP62321234 A JP 62321234A JP 32123487 A JP32123487 A JP 32123487A JP 2585330 B2 JP2585330 B2 JP 2585330B2
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- JP
- Japan
- Prior art keywords
- bus
- tri
- precharge
- circuit
- gates
- Prior art date
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- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子計算機のデータ転送に係り、特にMOS回
路に好適な高速バス回路に関する。
路に好適な高速バス回路に関する。
従来のダイナミック動作における、プリチャージ回路
の高速化は、特公昭56−6062号公報に記載のように、プ
リチャージの必要な周辺回路を複数個に分担させるもの
となっていた。
の高速化は、特公昭56−6062号公報に記載のように、プ
リチャージの必要な周辺回路を複数個に分担させるもの
となっていた。
上記従来技術は、プリチャージ回路の分散化を図って
いるが、チップでの高速化を目的としたものであり、大
容量負荷であるチップ間バス回路における、多数個の同
時切換の点について配慮がされておらず、プリチャージ
電流によるノイズの問題があった。
いるが、チップでの高速化を目的としたものであり、大
容量負荷であるチップ間バス回路における、多数個の同
時切換の点について配慮がされておらず、プリチャージ
電流によるノイズの問題があった。
本発明の目的は、多数個のトライステードゲートによ
るバスのプリチャージ回路を提供することにある。
るバスのプリチャージ回路を提供することにある。
上記目的は、バスの構成要素である個々のトライステ
ートゲートにプリチャージ回路機能を持たせ、全トライ
ステートゲートにより、同時にプリチャージを行う事に
より、プリチャージ電流を分散させることにより、達成
される。
ートゲートにプリチャージ回路機能を持たせ、全トライ
ステートゲートにより、同時にプリチャージを行う事に
より、プリチャージ電流を分散させることにより、達成
される。
バスを構成する全てのトライステートゲートは先ずプ
リチャージ期間中に同時に同一レベル（ハイ又はローレ
ベル）にバスラインをプリチャージ動作する。それによ
って、プリチャージ電流は全トライステートゲートに分
散されるため、電源及び、グランドに発生するノイズは
小さくなるので、他の出力ゲートに誤パルスを発生させ
ることがなくなるので、誤動作することがない。
リチャージ期間中に同時に同一レベル（ハイ又はローレ
ベル）にバスラインをプリチャージ動作する。それによ
って、プリチャージ電流は全トライステートゲートに分
散されるため、電源及び、グランドに発生するノイズは
小さくなるので、他の出力ゲートに誤パルスを発生させ
ることがなくなるので、誤動作することがない。
以下、本発明の一実施例を第１図により説明する。
MOSによるLSI01,11及びn1は、トライステートゲート0
2を各々のLSIに、多数有し、その出力は各LSIに対応す
るビットがバスライン07により結線され、バス構造とな
っている。このバスライン07にはデータを入力するため
のゲートも、勿論存在する訳であるが本発明の説明のた
めには不要であるため省略する。
2を各々のLSIに、多数有し、その出力は各LSIに対応す
るビットがバスライン07により結線され、バス構造とな
っている。このバスライン07にはデータを入力するため
のゲートも、勿論存在する訳であるが本発明の説明のた
めには不要であるため省略する。
トライステートゲート02にはデータ入力05とバスライ
ンプリディスチャージのためのクロック入力06を持ち、
第２図に示すタイムチャートにより動作を行う。LSI内
のトライステートゲート02は、最終段のNMOSプッシュプ
ルバッファとその前段のゲート及びインバータの制御部
から構成される。前記バッファと制御部のグランドライ
ンインダクタンス03及び電源ラインインダクタンス04
は、バッファの充放電電流経路の共通インピーダンスと
なり、制御部にノイズが発生するのを防止するため、分
離してLSIの外部のプリント基板の電源及びグラウンド
に各々を接続する。
ンプリディスチャージのためのクロック入力06を持ち、
第２図に示すタイムチャートにより動作を行う。LSI内
のトライステートゲート02は、最終段のNMOSプッシュプ
ルバッファとその前段のゲート及びインバータの制御部
から構成される。前記バッファと制御部のグランドライ
ンインダクタンス03及び電源ラインインダクタンス04
は、バッファの充放電電流経路の共通インピーダンスと
なり、制御部にノイズが発生するのを防止するため、分
離してLSIの外部のプリント基板の電源及びグラウンド
に各々を接続する。
第２図のタイミングチャートの波形により、第１図の
バス回路の動作を説明する。
バス回路の動作を説明する。
クロック入力06には、バスの毎サイクルの先頭におい
て、バスライン07をプリディスチャージを行うためのロ
ークロツクを供給する。このプリディスチャージの終了
直後にデータ入力05より、バスにデータを送り出す。こ
の時データ入力05をローレベルにするとトライステート
ゲート02はバスライン07に極性反転出力であるハイレベ
ルを出力し、ローレベルであったバスライン07をハイレ
ベルにチャージを行う。バスランインにデータを送出し
ない場合には、データ入力05をハイレベルのまゝ保って
おけば、トライステートゲート02の出力はハイインピー
ダンスとなり、バスライン07はローレベルを保持する。
て、バスライン07をプリディスチャージを行うためのロ
ークロツクを供給する。このプリディスチャージの終了
直後にデータ入力05より、バスにデータを送り出す。こ
の時データ入力05をローレベルにするとトライステート
ゲート02はバスライン07に極性反転出力であるハイレベ
ルを出力し、ローレベルであったバスライン07をハイレ
ベルにチャージを行う。バスランインにデータを送出し
ない場合には、データ入力05をハイレベルのまゝ保って
おけば、トライステートゲート02の出力はハイインピー
ダンスとなり、バスライン07はローレベルを保持する。
本発明によれば、バスラインのプリディスチャージの
ための放電電流は、バスに接続された各LSIの全てのト
ライステートゲート02により、同時に動作を行うため、
全LSIに分散させることができるので、グランドライン
インダクタンス03によるグランドノイズを極めて小さく
することが可能となる。一方選択された１つのLSIから
ハイレベルをバスライン07に送り出す場合においては、
１つのトライステートゲート02で、バスの全ての充電電
流を供給することが必要であるが、本実施例において
は、NMOSプッシュ回路であることと、電源を分離してい
ることにより電源ラインインダクタンス04によるノイズ
は、バスライン07には発生しない。従ってローレベル，
ハイレベルどちらのレベルにおいても、バス回路の同時
駆動による電流ノイズの発生を防止出来る効果がある。
ための放電電流は、バスに接続された各LSIの全てのト
ライステートゲート02により、同時に動作を行うため、
全LSIに分散させることができるので、グランドライン
インダクタンス03によるグランドノイズを極めて小さく
することが可能となる。一方選択された１つのLSIから
ハイレベルをバスライン07に送り出す場合においては、
１つのトライステートゲート02で、バスの全ての充電電
流を供給することが必要であるが、本実施例において
は、NMOSプッシュ回路であることと、電源を分離してい
ることにより電源ラインインダクタンス04によるノイズ
は、バスライン07には発生しない。従ってローレベル，
ハイレベルどちらのレベルにおいても、バス回路の同時
駆動による電流ノイズの発生を防止出来る効果がある。
第１図は本発明の一実施例のバス回路図、 第２図は第１のバス回路の各部波形を示すタイムチャー
トである。 01……LSI、01,02……トライステートゲート、 03……グランドラインインダクタンス、 04……電源ラインインダクタンス、 05……データ入力、06……クロック入力、 07……バスライン、 11……LSI11、 15……データ入力。
トである。 01……LSI、01,02……トライステートゲート、 03……グランドラインインダクタンス、 04……電源ラインインダクタンス、 05……データ入力、06……クロック入力、 07……バスライン、 11……LSI11、 15……データ入力。
Claims (1)
- 【請求項１】ハイレベル、ローレベルとハイインピーダ
ンスの３つの出力状態を有する複数のトライステートゲ
ートと、該複数のトライステートの出力間を結線するバ
スとからなるバス回路にて、先ずバスのレベルを確定さ
せるためにプリチャージを行い、続いて一のトライステ
ートゲートをエネーブル状態にして、データをバス上に
送り出す、いわゆるダイナミック型のバス動作におい
て、 前記複数のトライステートゲートに共通の信号を入力
し、 該共通の信号に応じて前記複数のトライステートゲート
から同一レベルを出力させてプリチャージ動作を行わ
せ、 次に、一のトライステートゲートをエネーブル状態とし
てプリチャージのバスレベルとは逆のデータ出力をバス
上に送出させることを特徴とするバス回路の動作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321234A JP2585330B2 (ja) | 1987-12-21 | 1987-12-21 | 高速バス回路の動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321234A JP2585330B2 (ja) | 1987-12-21 | 1987-12-21 | 高速バス回路の動作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01163812A JPH01163812A (ja) | 1989-06-28 |
| JP2585330B2 true JP2585330B2 (ja) | 1997-02-26 |
Family
ID=18130311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62321234A Expired - Lifetime JP2585330B2 (ja) | 1987-12-21 | 1987-12-21 | 高速バス回路の動作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2585330B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11136850A (ja) * | 1997-10-28 | 1999-05-21 | Nec Corp | 過電流防止回路 |
| JP3450176B2 (ja) | 1998-03-09 | 2003-09-22 | 日本電気株式会社 | 高速バスドライバ及び高速バス |
| JP3166840B2 (ja) * | 1998-03-10 | 2001-05-14 | 日本電気株式会社 | 波形出力回路及びそれを備えたデバイス |
-
1987
- 1987-12-21 JP JP62321234A patent/JP2585330B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01163812A (ja) | 1989-06-28 |
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