JPH0531964B2 - - Google Patents
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- Publication number
- JPH0531964B2 JPH0531964B2 JP61052432A JP5243286A JPH0531964B2 JP H0531964 B2 JPH0531964 B2 JP H0531964B2 JP 61052432 A JP61052432 A JP 61052432A JP 5243286 A JP5243286 A JP 5243286A JP H0531964 B2 JPH0531964 B2 JP H0531964B2
- Authority
- JP
- Japan
- Prior art keywords
- output buffer
- power supply
- type mos
- buffer circuits
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000872 buffer Substances 0.000 claims description 39
- 239000004065 semiconductor Substances 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大規模論理集積回路に係り、特に多数
個のピンが同時に動作するCMOS論理回路に好
適な出力バツフア回路方式に関する。
個のピンが同時に動作するCMOS論理回路に好
適な出力バツフア回路方式に関する。
Ｎ形MOSトランジスタによるプツシユプル出
力バツフアは「MOS LSI設計入門」（1984年産
業図書発行の201頁に記載のように、従来より知
られており、駆動力の高い出力回路として用いら
れて来たが、同時駆動による電源ノイズに対する
配慮がされていなかつた。
力バツフアは「MOS LSI設計入門」（1984年産
業図書発行の201頁に記載のように、従来より知
られており、駆動力の高い出力回路として用いら
れて来たが、同時駆動による電源ノイズに対する
配慮がされていなかつた。
上記従来技術は第２図にて見られる様に、バス
入力A1〜Aoが同時には入ることにより、バス出
力B1〜Boが同時に動作し、大きな充放電電流が
電源VDD及び接地VSSへの抵抗Ｒやインダクタン
スＬの共通給電インピーダンスを介して流れ、波
形DD及びSSに示す電流ノイズが発生し、これが
その他の出力バツフアに混入する。従つて出力バ
ツフアの入力C1及び入力C2に対応しない擬パル
スが出力D1及びD2に出て次段での誤動作を招く。
従つて同時駆動本数の制限や、電源VDD及び接地
VSSのピン数追加等の問題があつた。
入力A1〜Aoが同時には入ることにより、バス出
力B1〜Boが同時に動作し、大きな充放電電流が
電源VDD及び接地VSSへの抵抗Ｒやインダクタン
スＬの共通給電インピーダンスを介して流れ、波
形DD及びSSに示す電流ノイズが発生し、これが
その他の出力バツフアに混入する。従つて出力バ
ツフアの入力C1及び入力C2に対応しない擬パル
スが出力D1及びD2に出て次段での誤動作を招く。
従つて同時駆動本数の制限や、電源VDD及び接地
VSSのピン数追加等の問題があつた。
本発明の目的は、電流ノイズの影響を受けない
出力バツフア回路方式を提供することにある。
出力バツフア回路方式を提供することにある。
〔問題点を解決するための手段〕
上記目的は、電源と接地電源の間に直列に接続
される２つのＮ形MOSトランジスタと、接地電
源側のトランジスタのゲート信号の反転信号を電
源側のトランジスタのゲートに与えるCMOS回
路とにより構成される複数の出力バツフア回路に
おいて、CMOS回路を駆動する電源を、出力バ
ツフア回路を駆動する電源とは相異なるものと
し、更に、複数の出力バツフア回路のうちの同時
駆動され得る所定の複数の出力バツフア回路以外
の出力バツフア回路の出力を通常時ハイレベル、
信号時ローレベルとして使用し、且つローレベル
となる時間位相を、前記所定の複数の出力バツフ
ア回路の同時駆動時と異ならせることにより達成
される。
される２つのＮ形MOSトランジスタと、接地電
源側のトランジスタのゲート信号の反転信号を電
源側のトランジスタのゲートに与えるCMOS回
路とにより構成される複数の出力バツフア回路に
おいて、CMOS回路を駆動する電源を、出力バ
ツフア回路を駆動する電源とは相異なるものと
し、更に、複数の出力バツフア回路のうちの同時
駆動され得る所定の複数の出力バツフア回路以外
の出力バツフア回路の出力を通常時ハイレベル、
信号時ローレベルとして使用し、且つローレベル
となる時間位相を、前記所定の複数の出力バツフ
ア回路の同時駆動時と異ならせることにより達成
される。
出力バツフアのバツフアトランジスタを２個の
Ｎ形MOSトランジスタでプツシユプル構成する
ことにより、電源VDD側のＮ形MOSトランジスタ
はソースフオロワ動作を行う。オン時の出力ハイ
レベルは上記トランジスタのゲート電圧により決
定されるので、複数の出力バツフア回路を同時駆
動させることにより生じる電源VDDの電流ノイズ
を出さない様、ゲートを駆動する前段回路のハイ
レベルは前記電源とは別な電流ノイズのない電源
VDD′より作ることにより、出力バツフアのハイ
レベルは電流ノイズが発生しない。一方ローレベ
ルは接地VSSが出力そのものであるため、さけら
れないため、ノイズによる誤動作を招く出力バツ
フア回路の出力は全て、通常時ハイレベル、信号
時ローレベルとすること、且つ、ローレベルとな
る時間位相を、前記複数の出力バツフア回路の同
時駆動時と重ならない様に動作させることによ
り、電流ノイズの悪影響を全て排除することが出
来る。
Ｎ形MOSトランジスタでプツシユプル構成する
ことにより、電源VDD側のＮ形MOSトランジスタ
はソースフオロワ動作を行う。オン時の出力ハイ
レベルは上記トランジスタのゲート電圧により決
定されるので、複数の出力バツフア回路を同時駆
動させることにより生じる電源VDDの電流ノイズ
を出さない様、ゲートを駆動する前段回路のハイ
レベルは前記電源とは別な電流ノイズのない電源
VDD′より作ることにより、出力バツフアのハイ
レベルは電流ノイズが発生しない。一方ローレベ
ルは接地VSSが出力そのものであるため、さけら
れないため、ノイズによる誤動作を招く出力バツ
フア回路の出力は全て、通常時ハイレベル、信号
時ローレベルとすること、且つ、ローレベルとな
る時間位相を、前記複数の出力バツフア回路の同
時駆動時と重ならない様に動作させることによ
り、電流ノイズの悪影響を全て排除することが出
来る。
以下、本発明の一実施例を第１図により説明す
る。第１図は半導体周辺部と各部の波形を一諸に
示す。半導体周辺部１に出力バツフア回路を多数
個配置し、各出力バツフアは、半導体内部よりイ
ンバータ５を介してＮ形出力バツフアトランジス
タ３のゲートへ、さらにインバータ４を介してＮ
形出力バツフアトランジスタ２のゲートへ接続す
る。２つの出力バツフアトランジスタを直列接続
し、プツシユプル構成とし、ソースドレイン接続
点を出力とする。出力バツフアトランジスタ２の
ドレインは電源VDD2に接続し、一方前段のインバ
ータ４の給電は電源VDD1より行う。多数のバス入
力A1〜Aoに同じ波形が入力され、出力B1〜Boが
同時駆動すると、電源VDD2及びVSSには、電源共
通インピーダンス抵抗Ｒ及びインダクタンスＬに
より、電流ノイズが半導体内部の電源DD2及び
SSに発生するが、インバータ４の電源である
DD1のノイズは極めて小さい。従つてコントロー
ル用のパルス信号C1及びC2を通常ハイレベルに
すると、バスの同時駆動により電源電圧DD2にノ
イズが生じても、トランジスタ２のゲート電圧は
電源DD1より供給するため、出力D1及びD2には
ノイズが発生しない。さらにコントロール信号
C1及びC2がローパルスとなる時間位相が、バス
の同時切換と重ならない様にすることにより、ロ
ーパルス時においても、接地SSのノイズを出力
しないので、出力D1及びD2は全ての電流ノイズ
を出さない。
る。第１図は半導体周辺部と各部の波形を一諸に
示す。半導体周辺部１に出力バツフア回路を多数
個配置し、各出力バツフアは、半導体内部よりイ
ンバータ５を介してＮ形出力バツフアトランジス
タ３のゲートへ、さらにインバータ４を介してＮ
形出力バツフアトランジスタ２のゲートへ接続す
る。２つの出力バツフアトランジスタを直列接続
し、プツシユプル構成とし、ソースドレイン接続
点を出力とする。出力バツフアトランジスタ２の
ドレインは電源VDD2に接続し、一方前段のインバ
ータ４の給電は電源VDD1より行う。多数のバス入
力A1〜Aoに同じ波形が入力され、出力B1〜Boが
同時駆動すると、電源VDD2及びVSSには、電源共
通インピーダンス抵抗Ｒ及びインダクタンスＬに
より、電流ノイズが半導体内部の電源DD2及び
SSに発生するが、インバータ４の電源である
DD1のノイズは極めて小さい。従つてコントロー
ル用のパルス信号C1及びC2を通常ハイレベルに
すると、バスの同時駆動により電源電圧DD2にノ
イズが生じても、トランジスタ２のゲート電圧は
電源DD1より供給するため、出力D1及びD2には
ノイズが発生しない。さらにコントロール信号
C1及びC2がローパルスとなる時間位相が、バス
の同時切換と重ならない様にすることにより、ロ
ーパルス時においても、接地SSのノイズを出力
しないので、出力D1及びD2は全ての電流ノイズ
を出さない。
本発明によれば、複数の出力バツフア回路のう
ちの所定の複数の出力バツフア回路の同時駆動時
において、それ以外の出力バツフア回路の出力信
号に電流ノイズを発生するのを抑止可能となるの
で、半導体論理回路の出力ピンの同時駆動本数の
制限、及び配置の制限を緩和することが出来る。
従つて電源ピン数及び接地ピン数を少くする事及
び電源給電インピーダンスの影響が小さくなるた
め、キツプサイズの縮小化やパツケージの低価格
化が容易になる効果がある。
ちの所定の複数の出力バツフア回路の同時駆動時
において、それ以外の出力バツフア回路の出力信
号に電流ノイズを発生するのを抑止可能となるの
で、半導体論理回路の出力ピンの同時駆動本数の
制限、及び配置の制限を緩和することが出来る。
従つて電源ピン数及び接地ピン数を少くする事及
び電源給電インピーダンスの影響が小さくなるた
め、キツプサイズの縮小化やパツケージの低価格
化が容易になる効果がある。
第１図は本発明の一実施例の半導体周辺部の出
力バツフア回路方式と各部電圧波形を示す図、第
２図は従来技術による半導体周辺部の出力バツフ
ア回路と各部電圧波形を示す図である。 １……半導体周辺部、２……出力バツフアトラ
ンジスタ、３……出力バツフアトランジスタ、４
……インバータ、５……インバータ。
力バツフア回路方式と各部電圧波形を示す図、第
２図は従来技術による半導体周辺部の出力バツフ
ア回路と各部電圧波形を示す図である。 １……半導体周辺部、２……出力バツフアトラ
ンジスタ、３……出力バツフアトランジスタ、４
……インバータ、５……インバータ。
Claims (1)
- １ 第１の電源（VDD1）と、前記第１の電源とは
別の第２の電源（VDD2）と、前記第１の電源と前
記第２の電源により駆動される複数の出力バツフ
ア回路を有し、前記出力バツフア回路は、第１の
Ｎ形MOSトランジスタと第２のＮ形MOSトラン
ジスタとCMOS駆動回路とを含み、前記第１の
Ｎ形MOSトランジスタのソースとドレインは
夫々接地電源（VSS）と第２のＮ形MOSトランジ
スタのソースに接続され、前記第２のＮ形MOS
トランジスタのドレインは前記第２の電源に接続
され、前記CMOS駆動回路は前記第１の電源に
より駆動され、且つ第１のＮ形MOSトランジス
タのゲート信号に対する反転信号を前記第２のＮ
形MOSトランジスタのゲートに与えるよう接続
されており、前記複数の出力バツフア回路のうち
の所定の複数の出力バツフア回路は同時駆動され
得るものであり、前記所定の複数の出力バツフア
回路以外の出力バツフア回路の出力は通常時ハイ
レベルで使用し、信号時のみローレベルとし、且
つ前記所定の複数の出力バツフア回路の同時駆動
時と異なる時間位相で動作されることを特徴とす
るシ出力バツフア回路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61052432A JPS62210725A (ja) | 1986-03-12 | 1986-03-12 | 出力バツフア回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61052432A JPS62210725A (ja) | 1986-03-12 | 1986-03-12 | 出力バツフア回路方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62210725A JPS62210725A (ja) | 1987-09-16 |
| JPH0531964B2 true JPH0531964B2 (ja) | 1993-05-13 |
Family
ID=12914592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61052432A Granted JPS62210725A (ja) | 1986-03-12 | 1986-03-12 | 出力バツフア回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62210725A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63234623A (ja) * | 1987-03-23 | 1988-09-29 | Toshiba Corp | 半導体集積回路 |
| JPS6441314A (en) * | 1987-08-06 | 1989-02-13 | Nec Corp | Semiconductor integrated circuit |
| EP0317476A3 (en) * | 1987-11-17 | 1990-05-02 | International Business Machines Corporation | Noise control in an integrated circuit chip |
| JP3823577B2 (ja) * | 1999-01-13 | 2006-09-20 | 株式会社日立製作所 | 液晶表示装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS572213A (en) * | 1980-06-05 | 1982-01-07 | Kanebo Keshohin Kk | Cosmetic |
-
1986
- 1986-03-12 JP JP61052432A patent/JPS62210725A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS572213A (en) * | 1980-06-05 | 1982-01-07 | Kanebo Keshohin Kk | Cosmetic |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62210725A (ja) | 1987-09-16 |
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