JPH02295216A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02295216A JPH02295216A JP1116306A JP11630689A JPH02295216A JP H02295216 A JPH02295216 A JP H02295216A JP 1116306 A JP1116306 A JP 1116306A JP 11630689 A JP11630689 A JP 11630689A JP H02295216 A JPH02295216 A JP H02295216A
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- JP
- Japan
- Prior art keywords
- circuit
- clock
- output
- semiconductor integrated
- drivers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 description 9
- 239000000872 buffer Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 1
- 239000012464 large buffer Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にクロック信号によ
り内部回路及び入出力回路を制御する構成の半導体集積
回路に関する。
り内部回路及び入出力回路を制御する構成の半導体集積
回路に関する。
最近のプロセス技術の発達に伴ってマイクロプロセッサ
等のＬＳＩの高速化、高集積化がなされ、３０〜５０Ｍ
Ｈｚの高速動作をする製品も開発されている。
等のＬＳＩの高速化、高集積化がなされ、３０〜５０Ｍ
Ｈｚの高速動作をする製品も開発されている。
この用な高速ＬＳＩを実現する上の問題点の１つとして
、出力回路における遅延時間の短縮化がある。すなわち
、ＬＳＩ内部のスピードは、ＬＳＩの高速化のための回
路素子の縮小化（シュリンク》によって、遅延時間に影
響を与える内部キャパシタも同様に縮小されるため、同
様にスヶーリングされて高速化する。
、出力回路における遅延時間の短縮化がある。すなわち
、ＬＳＩ内部のスピードは、ＬＳＩの高速化のための回
路素子の縮小化（シュリンク》によって、遅延時間に影
響を与える内部キャパシタも同様に縮小されるため、同
様にスヶーリングされて高速化する。
しかし、外部とのインターフェースをとる出方回路は、
外部容量を低減させることができないため高速化が難し
いという開題がある。
外部容量を低減させることができないため高速化が難し
いという開題がある。
第４図は従来の半導体集積回路の一例を示すブロック図
である。
である。
この半導体集積回路は、クロック信号ＣＫを緩衝増幅す
る入カバッファ１と、この人カバッファ１の出力信号を
増幅して内部回路４及び出カ凹路５へ供給するクロック
ドライバ２Ａと、クロックドライバ２Ａからのクロック
信号により制御されて所定の処理を行う内部回路４と、
クロックドライバ２Ａからのクロック信号により制御さ
れて内部回路４の出力信号を出力端子Ｔｏ！へ伝達する
出力回路５とを有する構成となっている。
る入カバッファ１と、この人カバッファ１の出力信号を
増幅して内部回路４及び出カ凹路５へ供給するクロック
ドライバ２Ａと、クロックドライバ２Ａからのクロック
信号により制御されて所定の処理を行う内部回路４と、
クロックドライバ２Ａからのクロック信号により制御さ
れて内部回路４の出力信号を出力端子Ｔｏ！へ伝達する
出力回路５とを有する構成となっている。
この半導体集積回路において、上述したこの種の問題は
、次の２つの手法で対処している。
、次の２つの手法で対処している。
第１の手法は、出力端子Ｔ０１と接続する外部回路をド
ライブする出力回路５の出力バッファ用のトランジスタ
サイズを大きくすることによってドライブ能力を上げ高
速化する手法である。
ライブする出力回路５の出力バッファ用のトランジスタ
サイズを大きくすることによってドライブ能力を上げ高
速化する手法である。
また、第２の手法は、クロックドライバ２Ａのトランジ
スタサイズを大きくしドライブ能力を上げ高速化する手
法である。
スタサイズを大きくしドライブ能力を上げ高速化する手
法である。
上述した従来の半導体集積回路は、出力回路における遅
延時間の短縮化を行う場合、出力回路５の出力バッファ
用のトランジスタサイズを大きくする第１の手法や、ク
ロックドライバ２Ａのトランジスタサイズを大きくする
第２の手法等により行う構成となっているので、第１の
手法では、ドライブ能力を上げるためにスイッチング時
に瞬時的に大電流が流れるため電源供給端子・接地端子
間に雑音が発生し却って遅れる場合もあり、従って、ト
ランジスタサイズを大きくするにも限界が生じ高速化に
限界があるという欠点がある。
延時間の短縮化を行う場合、出力回路５の出力バッファ
用のトランジスタサイズを大きくする第１の手法や、ク
ロックドライバ２Ａのトランジスタサイズを大きくする
第２の手法等により行う構成となっているので、第１の
手法では、ドライブ能力を上げるためにスイッチング時
に瞬時的に大電流が流れるため電源供給端子・接地端子
間に雑音が発生し却って遅れる場合もあり、従って、ト
ランジスタサイズを大きくするにも限界が生じ高速化に
限界があるという欠点がある。
また、第２の手法では、クロックドライバ２Ａを大きく
することによって高速することができるが、大きくなる
に従ってクロックドライバ２Ａ自身のキャパシタが大き
くなり同様に高速化に限界が生じるという欠点がある。
することによって高速することができるが、大きくなる
に従ってクロックドライバ２Ａ自身のキャパシタが大き
くなり同様に高速化に限界が生じるという欠点がある。
本発明の目的は、高速化の限界を上げ、より高速化する
ことができる半導体集積回路を提供することにある。
ことができる半導体集積回路を提供することにある。
本発明の半導体集積回路は、クロック信号を増幅して第
１及び第２のクロック信号をそれぞれ対応して出力する
第１及び第２のクロックドライバと、前記第１のクロッ
ク信号により制御されて所定の処理を行う内部回路と、
前記第２のクロック信号により制御されて前記内部回路
の出力信号を出力端子へ伝達する出力回路とを有してい
る。
１及び第２のクロック信号をそれぞれ対応して出力する
第１及び第２のクロックドライバと、前記第１のクロッ
ク信号により制御されて所定の処理を行う内部回路と、
前記第２のクロック信号により制御されて前記内部回路
の出力信号を出力端子へ伝達する出力回路とを有してい
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。
。
この実施例は、クロック信号ＣＫを緩衝増幅する大カバ
ッファエと、この人カバッファ１の出力信号を増福して
第１及び第２のクロック信号ＣＫ，，ＣＫ２をそれぞれ
対応して出力する第１及び第２のクロックドライバ２．
３と、第１の夕ロック信号ＣＫ．により制御されて所定
の処理を行う内部回路４と、第２のクロック信号ＣＫ２
により制御されて内部回路４の出力信号を出力端子Ｔ○
１へ伝達する出力回路５とを有する構成となっている。
ッファエと、この人カバッファ１の出力信号を増福して
第１及び第２のクロック信号ＣＫ，，ＣＫ２をそれぞれ
対応して出力する第１及び第２のクロックドライバ２．
３と、第１の夕ロック信号ＣＫ．により制御されて所定
の処理を行う内部回路４と、第２のクロック信号ＣＫ２
により制御されて内部回路４の出力信号を出力端子Ｔ○
１へ伝達する出力回路５とを有する構成となっている。
このように、内部回路４及び出力回路５を制御するクロ
ック信号ＣＫ．，ＣＫ２を、それぞれ別々のクロックド
ライバ２．３により供給する構成とすることにより、そ
れぞれのクロックドライバ２，３のトランジスタサイズ
を従来のクロックドライバ２Ａのトランジスタサイズよ
り小さくしてもクロックドライバ２．３の内部回路４及
び出力回路５に対するドライブ能力を上げることができ
る上に、内部回路４より出力回路５の方のドライブ能力
が小さくて済むので第２のクロックドライバ３のトラン
ジスタサイズを第１のクロックドライバ２のトランジス
タサイズより小さくすることができるので、従来よりは
るかに高速化することができる。
ック信号ＣＫ．，ＣＫ２を、それぞれ別々のクロックド
ライバ２．３により供給する構成とすることにより、そ
れぞれのクロックドライバ２，３のトランジスタサイズ
を従来のクロックドライバ２Ａのトランジスタサイズよ
り小さくしてもクロックドライバ２．３の内部回路４及
び出力回路５に対するドライブ能力を上げることができ
る上に、内部回路４より出力回路５の方のドライブ能力
が小さくて済むので第２のクロックドライバ３のトラン
ジスタサイズを第１のクロックドライバ２のトランジス
タサイズより小さくすることができるので、従来よりは
るかに高速化することができる。
第２図はこの実施例の効果を説明するための各クロック
信号ＣＫ，ＣＫ．，ＣＫ２の波形図である。
信号ＣＫ，ＣＫ．，ＣＫ２の波形図である。
このように、クロック信号ＣＫ．，ＣＫ２の方が速くな
る。
る。
第３図は本発明の第２の実施例を示すブロック図である
。
。
この実施例は、出力回路５，５Ａを分割してこれら出力
回路５，５Ａそれぞれクロックドライバ３，３Ａを設け
たもので、より高速化できると共に、スイッチング時の
雑音をより低減することができるという利点がある。
回路５，５Ａそれぞれクロックドライバ３，３Ａを設け
たもので、より高速化できると共に、スイッチング時の
雑音をより低減することができるという利点がある。
以上説明したように本発明は、内部回路及び出力回路を
制御するクロックドライバをそれぞれ別々に設ける構成
とすることにより、ドライブ能力を上げても各クロック
ドライバのトランジスタサイズを従来のクロックドライ
バのトランジスタサイズより小さくすることができ、更
に出力回路側を内部回路側より小さくすることができる
ので、従来よりはるかに高速化することができる効果が
ある。
制御するクロックドライバをそれぞれ別々に設ける構成
とすることにより、ドライブ能力を上げても各クロック
ドライバのトランジスタサイズを従来のクロックドライ
バのトランジスタサイズより小さくすることができ、更
に出力回路側を内部回路側より小さくすることができる
ので、従来よりはるかに高速化することができる効果が
ある。
である。
１・・・入カバッファ、２，２Ａ ，３，３Ａ・・・ク
ロックドライバ、４・・・内部回路、５，５Ａ・・・出
力回路。
ロックドライバ、４・・・内部回路、５，５Ａ・・・出
力回路。
Claims (1)
- クロック信号を増幅して第１及び第２のクロック信号を
それぞれ対応して出力する第１及び第２のクロックドラ
イバと、前記第１のクロック信号により制御されて所定
の処理を行う内部回路と、前記第２のクロック信号によ
り制御されて前記内部回路の出力信号を出力端子へ伝達
する出力回路とを有することを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116306A JP2811744B2 (ja) | 1989-05-09 | 1989-05-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116306A JP2811744B2 (ja) | 1989-05-09 | 1989-05-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02295216A true JPH02295216A (ja) | 1990-12-06 |
| JP2811744B2 JP2811744B2 (ja) | 1998-10-15 |
Family
ID=14683746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1116306A Expired - Lifetime JP2811744B2 (ja) | 1989-05-09 | 1989-05-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2811744B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61139139A (ja) * | 1984-12-11 | 1986-06-26 | Toshiba Corp | 半導体装置の同期化方法およびこれに用いる半導体装置 |
-
1989
- 1989-05-09 JP JP1116306A patent/JP2811744B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61139139A (ja) * | 1984-12-11 | 1986-06-26 | Toshiba Corp | 半導体装置の同期化方法およびこれに用いる半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2811744B2 (ja) | 1998-10-15 |
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