JPH07169278A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07169278A JPH07169278A JP5316289A JP31628993A JPH07169278A JP H07169278 A JPH07169278 A JP H07169278A JP 5316289 A JP5316289 A JP 5316289A JP 31628993 A JP31628993 A JP 31628993A JP H07169278 A JPH07169278 A JP H07169278A
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- JP
- Japan
- Prior art keywords
- output
- storage means
- type transistors
- pulse
- type transistor
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- Pending
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Abstract
(57)【要約】
【目的】 ＣＭＯＳ集積回路において速度を遅くするこ
となく貫通電流をなくすことを目的とする。 【構成】 外部にデータを出力するために一時記憶する
記憶手段２と、外部にデータを出力するための複数のＰ
型トランジスタと複数のＮ型トランジスタ（３〜６）を
縦列接続し、前記記憶手段２の記憶制御信号に同期し
て、前記記憶手段２の出力が正のときは、前記複数のＰ
型トランジスタの少なくとも１つに対して、負パルスを
発生し、前記記憶手段の出力が負のときは、前記複数の
Ｎ型トランジスタの少なくとも１つに対して、正パルス
を発生する手段１を有するようにする。
となく貫通電流をなくすことを目的とする。 【構成】 外部にデータを出力するために一時記憶する
記憶手段２と、外部にデータを出力するための複数のＰ
型トランジスタと複数のＮ型トランジスタ（３〜６）を
縦列接続し、前記記憶手段２の記憶制御信号に同期し
て、前記記憶手段２の出力が正のときは、前記複数のＰ
型トランジスタの少なくとも１つに対して、負パルスを
発生し、前記記憶手段の出力が負のときは、前記複数の
Ｎ型トランジスタの少なくとも１つに対して、正パルス
を発生する手段１を有するようにする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にＣＭＯＳの半導体集積回路に関する。
にＣＭＯＳの半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路装置においては、内部の
演算性能と共に、外部と高速にデータをやり取りできる
ことが近年ますます重要になってきている。外部と高速
にデータをやり取りするためには、外部との入出力用の
パッドの増加、及び出力用のトランジスタサイズの拡大
による高速動作が有効である。
演算性能と共に、外部と高速にデータをやり取りできる
ことが近年ますます重要になってきている。外部と高速
にデータをやり取りするためには、外部との入出力用の
パッドの増加、及び出力用のトランジスタサイズの拡大
による高速動作が有効である。
【０００３】しかしながらＣＭＯＳ回路においては出力
変化時に一時的に大きな電流（貫通電流）が流れるため
に内部回路及び外付けの外部回路を誤動作させるノイズ
の大きな要因となる。同時変化する出力信号の増加及び
出力用のトランジスタサイズの拡大は半導体集積回路装
置の全体の貫通電流を増加させる。
変化時に一時的に大きな電流（貫通電流）が流れるため
に内部回路及び外付けの外部回路を誤動作させるノイズ
の大きな要因となる。同時変化する出力信号の増加及び
出力用のトランジスタサイズの拡大は半導体集積回路装
置の全体の貫通電流を増加させる。
【０００４】貫通電流を減らした半導体集積回路装置と
しては、たとえば特開平４ー１８４８２８号公報（半導
体集積回路装置）がある。
しては、たとえば特開平４ー１８４８２８号公報（半導
体集積回路装置）がある。
【０００５】出力するデータの遷移を検出し、最終段の
Ｐ型及びＮ型トランジスタのオフになる方を２つのトラ
ンスファゲートで、オンする方を１つのトランスファゲ
ートで遷移させることで最終段のＰ型及びＮ型トランジ
スタが同時にオンする状態になるのを防ぐことで貫通電
流のない半導体集積回路装置を提供している。
Ｐ型及びＮ型トランジスタのオフになる方を２つのトラ
ンスファゲートで、オンする方を１つのトランスファゲ
ートで遷移させることで最終段のＰ型及びＮ型トランジ
スタが同時にオンする状態になるのを防ぐことで貫通電
流のない半導体集積回路装置を提供している。
【０００６】
【発明が解決しようとする課題】しかしながら従来例で
は出力信号の変化を検出してオンする側のトランジスタ
を遅らせることで貫通電流を減らしている。このため出
力信号が確定するまでの時間は増加してしまう。
は出力信号の変化を検出してオンする側のトランジスタ
を遅らせることで貫通電流を減らしている。このため出
力信号が確定するまでの時間は増加してしまう。
【０００７】本発明は、出力が確定するまでの時間を遅
くすることなく、貫通電流を減らして、多数の同時変化
出力を高速に動作させる半導体集積回路装置を容易な方
法で提供することを目的としている。
くすることなく、貫通電流を減らして、多数の同時変化
出力を高速に動作させる半導体集積回路装置を容易な方
法で提供することを目的としている。
【０００８】
【課題を解決するための手段】本発明は上述した目的を
達成するために、外部にデータを出力するために一時記
憶する記憶手段と、外部にデータを出力するための複数
のＰ型トランジスタと複数のＮ型トランジスタを縦列接
続し、前記記憶手段の記憶制御信号に同期して、前記記
憶手段の遷移前の出力がハイのときは、前記複数のＰ型
トランジスタの少なくとも１つに対して、負パルスを発
生し、前記記憶手段の遷移前の出力がロウのときは、前
記複数のＮ型トランジスタの少なくとも１つに対して、
正パルスを発生するパルス発生手段を有するものであ
る。
達成するために、外部にデータを出力するために一時記
憶する記憶手段と、外部にデータを出力するための複数
のＰ型トランジスタと複数のＮ型トランジスタを縦列接
続し、前記記憶手段の記憶制御信号に同期して、前記記
憶手段の遷移前の出力がハイのときは、前記複数のＰ型
トランジスタの少なくとも１つに対して、負パルスを発
生し、前記記憶手段の遷移前の出力がロウのときは、前
記複数のＮ型トランジスタの少なくとも１つに対して、
正パルスを発生するパルス発生手段を有するものであ
る。
【０００９】
【作用】本発明は上述した構成により、前記記憶手段が
変化するタイミングでハイに遷移する場合はＮ型トラン
ジスタをオフして貫通電流を流さず、またＰ型トランジ
スタはオンしたままで出力が確定するまでの時間を増加
させない。同様にロウに遷移する場合は、Ｐ型トランジ
スタをオフして貫通電流を流さず、またＮ型トランジス
タはオンしたままで出力が確定するまでの時間を増加さ
せない。
変化するタイミングでハイに遷移する場合はＮ型トラン
ジスタをオフして貫通電流を流さず、またＰ型トランジ
スタはオンしたままで出力が確定するまでの時間を増加
させない。同様にロウに遷移する場合は、Ｐ型トランジ
スタをオフして貫通電流を流さず、またＮ型トランジス
タはオンしたままで出力が確定するまでの時間を増加さ
せない。
【００１０】
【実施例】以下、本発明の実施例について図１、２、３
を参照しながら説明する。本発明のブロック図を図１に
示す。図１において１はパルス発生回路、２はフリップ
フロップ回路、３、４はＰ型トランジスタ、５、６はＮ
型トランジスタである。
を参照しながら説明する。本発明のブロック図を図１に
示す。図１において１はパルス発生回路、２はフリップ
フロップ回路、３、４はＰ型トランジスタ、５、６はＮ
型トランジスタである。
【００１１】図２はパルス回路１の内部を示す回路図で
ある。３０、３１は遅延回路である。３２〜３３はＮＯ
Ｔ素子、３４〜３５ＮＯＲ素子、３６〜３７はＮＡＮＤ
素子、３８〜３９はＡＮＤ素子、４０はＯＲ素子であ
る。
ある。３０、３１は遅延回路である。３２〜３３はＮＯ
Ｔ素子、３４〜３５ＮＯＲ素子、３６〜３７はＮＡＮＤ
素子、３８〜３９はＡＮＤ素子、４０はＯＲ素子であ
る。
【００１２】図３は本実施例の動作を示すタイミング図
である。まず出力コントロール信号がロウ（出力禁止）
の場合について説明する。（図３のＴ１タイミング。）
３４のＮＯＲ素子は入力の一方がハイになるため常にロ
ウを出力し、またＡＮＤ素子３８、３９のそれぞれの入
力の一方がロウになるため常にロウを出力し、出力ＰＱ
は常にハイ、出力ＮＱは常にロウとなる。Ｐ型トランジ
スタ３、Ｎ型トランジスタ４は共にオフ状態となり出力
パッドはハイインピーダンス状態になる。
である。まず出力コントロール信号がロウ（出力禁止）
の場合について説明する。（図３のＴ１タイミング。）
３４のＮＯＲ素子は入力の一方がハイになるため常にロ
ウを出力し、またＡＮＤ素子３８、３９のそれぞれの入
力の一方がロウになるため常にロウを出力し、出力ＰＱ
は常にハイ、出力ＮＱは常にロウとなる。Ｐ型トランジ
スタ３、Ｎ型トランジスタ４は共にオフ状態となり出力
パッドはハイインピーダンス状態になる。
【００１３】次に出力コントロール信号がハイ（出力許
可）の場合について説明する。フリップフロップ２の出
力Ｑが始めにロウでシステムクロックの立ち上がりでハ
イに遷移するタイミングを説明する（図３のＴ３タイミ
ング）。
可）の場合について説明する。フリップフロップ２の出
力Ｑが始めにロウでシステムクロックの立ち上がりでハ
イに遷移するタイミングを説明する（図３のＴ３タイミ
ング）。
【００１４】初めにパルス発生回路１の内部動作につい
て説明する。フリップフロップ２の出力Ｑはシステムク
ロックに同期して遷移するので遅延回路３１の出力はシ
ステムクロックの立ち上がり付近では変化せず、ロウの
ままである。ＮＡＮＤ素子３６の入力の一方がロウなの
で出力はハイのままとなり、３５の入力の一方がハイと
なり、パルス発生回路１の出力ＰＱはロウのままであ
る。ＮＡＮＤ素子３７は遅延回路３０で遅れた期間だけ
ロウ状態となり、出力ＮＱはクロックの立ち上がりから
遅延回路３０の遅れた期間で負パルスを発生する。
て説明する。フリップフロップ２の出力Ｑはシステムク
ロックに同期して遷移するので遅延回路３１の出力はシ
ステムクロックの立ち上がり付近では変化せず、ロウの
ままである。ＮＡＮＤ素子３６の入力の一方がロウなの
で出力はハイのままとなり、３５の入力の一方がハイと
なり、パルス発生回路１の出力ＰＱはロウのままであ
る。ＮＡＮＤ素子３７は遅延回路３０で遅れた期間だけ
ロウ状態となり、出力ＮＱはクロックの立ち上がりから
遅延回路３０の遅れた期間で負パルスを発生する。
【００１５】図２からも明らかなように出力ＮＱの負パ
ルスの立ち下がりは、入力ＣＫの立ち上がりからゲート
３段で出力することができ、通常用いられるフリップフ
ロップのクロックからの遷移時間よりも早い。また負パ
ルスの立ち上がりは、遅延回路３０によって調整でき、
フリップフロップのデータが確定したあとに立ち上がる
ように遅延回路３０を設定している。
ルスの立ち下がりは、入力ＣＫの立ち上がりからゲート
３段で出力することができ、通常用いられるフリップフ
ロップのクロックからの遷移時間よりも早い。また負パ
ルスの立ち上がりは、遅延回路３０によって調整でき、
フリップフロップのデータが確定したあとに立ち上がる
ように遅延回路３０を設定している。
【００１６】図１において、システムクロックが立ち上
がると前述したように、まずパルス発生回路１の出力Ｎ
Ｑが立ち下がり、Ｎ型トランジスタ６がオフ状態とな
る。次にフリップフロップ２の出力ＮＱがハイからロウ
に遷移する。このときＰ型トランジスタ４及びＮ型トラ
ンジスタ５は一時的に同時にオン状態となるが、Ｎ型ト
ランジスタ６がオフ状態のため貫通電流は流れない。ま
たＰ型トランジスタ３はオン状態のままなので出力が確
定するまでの時間を増加させない。
がると前述したように、まずパルス発生回路１の出力Ｎ
Ｑが立ち下がり、Ｎ型トランジスタ６がオフ状態とな
る。次にフリップフロップ２の出力ＮＱがハイからロウ
に遷移する。このときＰ型トランジスタ４及びＮ型トラ
ンジスタ５は一時的に同時にオン状態となるが、Ｎ型ト
ランジスタ６がオフ状態のため貫通電流は流れない。ま
たＰ型トランジスタ３はオン状態のままなので出力が確
定するまでの時間を増加させない。
【００１７】フリップフロップ２の出力Ｑがロウのまま
変わらない場合（図３のＴ６タイミング）は、Ｐ型トラ
ンジスタ４がオフ状態のままなので貫通電流は流れずま
た、一時的にＮ型トランジスタ６のゲートに負パルスが
発生するため、出力パッドの電位の確定にかかるシステ
ムクロックの立ち上がりからの時間は、負パルスがない
場合に比べて多少遅くなるが、出力パッドの電位が遷移
する場合に比べると十分小さいので、無視できる。
変わらない場合（図３のＴ６タイミング）は、Ｐ型トラ
ンジスタ４がオフ状態のままなので貫通電流は流れずま
た、一時的にＮ型トランジスタ６のゲートに負パルスが
発生するため、出力パッドの電位の確定にかかるシステ
ムクロックの立ち上がりからの時間は、負パルスがない
場合に比べて多少遅くなるが、出力パッドの電位が遷移
する場合に比べると十分小さいので、無視できる。
【００１８】同様にフリップフロップ２の出力Ｑが始め
にハイでシステムクロックの立ち上がりでロウに遷移す
るタイミングを説明する（図３のＴ５タイミング）。
にハイでシステムクロックの立ち上がりでロウに遷移す
るタイミングを説明する（図３のＴ５タイミング）。
【００１９】ＮＡＮＤ素子３７の入力の一方がロウなの
で出力はハイのままとなり、４０の入力の一方がハイと
なり、パルス発生回路１の出力ＮＱはハイのままであ
る。ＮＡＮＤ素子３６は遅延回路３０で遅れた期間だけ
ロウ状態となり、出力ＰＱはクロックの立ち上がりから
遅延回路３０の遅れた期間で正パルスを発生する。
で出力はハイのままとなり、４０の入力の一方がハイと
なり、パルス発生回路１の出力ＮＱはハイのままであ
る。ＮＡＮＤ素子３６は遅延回路３０で遅れた期間だけ
ロウ状態となり、出力ＰＱはクロックの立ち上がりから
遅延回路３０の遅れた期間で正パルスを発生する。
【００２０】同様に出力ＰＱの正パルスの立ち上がり
は、入力ＣＫの立ち上がりからゲート２段で出力するこ
とができ、通常用いられるフリップフロップのクロック
からの遷移時間よりも早い。また正パルスの立ち下がり
は、遅延回路３０によって調整でき、フリップフロップ
のデータが確定したあとに立ち下がるように遅延回路３
０を設定している。
は、入力ＣＫの立ち上がりからゲート２段で出力するこ
とができ、通常用いられるフリップフロップのクロック
からの遷移時間よりも早い。また正パルスの立ち下がり
は、遅延回路３０によって調整でき、フリップフロップ
のデータが確定したあとに立ち下がるように遅延回路３
０を設定している。
【００２１】システムクロックが立ち上がるとまず前述
したようにまずＰ型トランジスタ３がオフ状態となる。
フリップフロップ２の出力ＮＱがロウからハイに遷移す
る。このときＰ型トランジスタ４及びＮ型トランジスタ
５は一時的に同時にオン状態となるが、Ｐ型トランジス
タ３がオフ状態のため貫通電流は流れない。またＮ型ト
ランジスタ６はオン状態のままなので出力が確定するま
での時間を増加させない。
したようにまずＰ型トランジスタ３がオフ状態となる。
フリップフロップ２の出力ＮＱがロウからハイに遷移す
る。このときＰ型トランジスタ４及びＮ型トランジスタ
５は一時的に同時にオン状態となるが、Ｐ型トランジス
タ３がオフ状態のため貫通電流は流れない。またＮ型ト
ランジスタ６はオン状態のままなので出力が確定するま
での時間を増加させない。
【００２２】フリップフロップ２の出力Ｑがハイのまま
変わらない場合（図３のＴ５タイミング）は、Ｎ型トラ
ンジスタ５がオフ状態のままなので貫通電流は流れずま
た、一時的にＰ型トランジスタ３のゲートに正パルスが
発生するため、出力パッドの電位の確定にかかるクロッ
クからの時間は、正パルスがない場合に比べて多少遅く
なるが、出力パッドの電位が遷移する場合に比べると十
分小さいので、無視できる。
変わらない場合（図３のＴ５タイミング）は、Ｎ型トラ
ンジスタ５がオフ状態のままなので貫通電流は流れずま
た、一時的にＰ型トランジスタ３のゲートに正パルスが
発生するため、出力パッドの電位の確定にかかるクロッ
クからの時間は、正パルスがない場合に比べて多少遅く
なるが、出力パッドの電位が遷移する場合に比べると十
分小さいので、無視できる。
【００２３】なお本実施例ではフリップフロップの出力
確定がロウからハイに遷移するまでの時間とハイからロ
ウに遷移するまでの時間が余り変わらないという前提
で、正パルス及び負パルスのパルス幅をきめる遅延回路
３０を、共有化して使用しているが、出力確定までの時
間が大きく異なる場合は別々に持つことで同様の効果が
えられる。
確定がロウからハイに遷移するまでの時間とハイからロ
ウに遷移するまでの時間が余り変わらないという前提
で、正パルス及び負パルスのパルス幅をきめる遅延回路
３０を、共有化して使用しているが、出力確定までの時
間が大きく異なる場合は別々に持つことで同様の効果が
えられる。
【００２４】
【発明の効果】以上のように本発明は、外部にデータを
出力するために一時記憶する記憶手段と、外部にデータ
を出力するための複数のＰ型トランジスタと複数のＮ型
トランジスタを縦列接続し、前記記憶手段の記憶制御信
号に同期して、前記記憶手段の遷移前の出力が正のとき
は、前記複数のＰ型トランジスタの少なくとも１つに対
して、負パルスを発生し、前記記憶手段の遷移前の出力
が負のときは、前記複数のＮ型トランジスタの少なくと
も１つに対して、正パルスを発生する手段を設けること
により、出力確定までにかかる時間を増やすこなく、貫
通電流のない半導体集積回路装置を実現できるものであ
る。
出力するために一時記憶する記憶手段と、外部にデータ
を出力するための複数のＰ型トランジスタと複数のＮ型
トランジスタを縦列接続し、前記記憶手段の記憶制御信
号に同期して、前記記憶手段の遷移前の出力が正のとき
は、前記複数のＰ型トランジスタの少なくとも１つに対
して、負パルスを発生し、前記記憶手段の遷移前の出力
が負のときは、前記複数のＮ型トランジスタの少なくと
も１つに対して、正パルスを発生する手段を設けること
により、出力確定までにかかる時間を増やすこなく、貫
通電流のない半導体集積回路装置を実現できるものであ
る。
【図１】本発明の半導体装置の一実施例の構成を示すブ
ロック図
ロック図
【図２】同実施例装置におけるパルス発生回路の回路図
【図３】同実施例装置の動作を示すタイミング図
１ パルス発生回路 ２ フリップフロップ ３、４ Ｐ型トランジスタ ５、６ Ｎ型トランジスタ ３０ 遅延回路 ３１ 遅延回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8839−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ
Claims (1)
- 【請求項１】外部にデータを出力するために一時記憶す
る記憶手段と、外部にデータを出力するための複数のＰ
型トランジスタと複数のＮ型トランジスタを縦列接続
し、前記記憶手段の記憶制御信号に同期して、前記記憶
手段の遷移前の出力が正のときは、前記複数のＰ型トラ
ンジスタの少なくとも１つに対して、負パルスを発生
し、前記記憶手段の遷移前の出力が負のときは、前記複
数のＮ型トランジスタの少なくとも１つに対して、正パ
ルスを発生する手段を有することを特徴とした半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316289A JPH07169278A (ja) | 1993-12-16 | 1993-12-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316289A JPH07169278A (ja) | 1993-12-16 | 1993-12-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169278A true JPH07169278A (ja) | 1995-07-04 |
Family
ID=18075456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5316289A Pending JPH07169278A (ja) | 1993-12-16 | 1993-12-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07169278A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100303674B1 (ko) * | 1997-12-24 | 2001-11-02 | 다니구찌 이찌로오, 기타오카 다카시 | 집적회로 |
-
1993
- 1993-12-16 JP JP5316289A patent/JPH07169278A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100303674B1 (ko) * | 1997-12-24 | 2001-11-02 | 다니구찌 이찌로오, 기타오카 다카시 | 집적회로 |
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