JPH01128153A - 非同期機器間の制御信号伝送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔斗既　　要〕 互いに非同期で動作し、並列伝送を行なう複数の制御線
によって接続された機器間で制御信号の伝送う行なうた
めの非同期機器間の制御信号伝送方式に関し、 セットリングタイムによる誤動作がなく、同期化による
遅れの少ない非同期機器間の制御信号）分送方式の提供
を目的とし、 互いに非同期で動作している機器間で複数の制御信号を
並列伝送するものｊこおいて、送虐側殿器に送信すべき
制御信号の送信レジスタへの書込みを制御するとともに
、この書込みが終了したときにトリガ信号を受信側機器
に送出するタイミング制御回路を設けるとともに、受信
側機器に上記トリガ信号を同期化する同期化回路を設け
、該同期化回路の出力に基づいて送信側機器から送出さ
れた制御信号をゲート回路を介して受信するようにした
ものである。

〔産業上の利用分野〕

互いに非同期で動作し、並列伝送を行う複数の制御線に
よって接続された機器間で制御信号の伝送を行うための
非同期機器間の制御信号伝送方式〔従来の技術〕 第３図は従来の専用の制御線によって接続された機器間
の制御信号伝送方式を示すもので、互いに非同期で動作
している＃１システム１から＃２システム３に送信レジ
スフ１．より並列信号として制御信号を伝送する場合に
は、＃ｌンステム側のクロックＣ１に同期して送られて
くる制御信号を＃２システム側のクロックＣ２に同期し
た信号に変換するだめの同期化回路３　、　、　３２．
　　　３゜をこの＃２システム３内に設ける。

この同期化回路３．．３２．　　　３ｎはそれぞれ１ビ
ツトごとに割当られた伝送路２の各制御信号伝送線２０
，２２，２．．毎ｊご対応して設：すられ、それぞれの
同期化回路は＃２システトのクロックで動作する２段の
フリップ・フロップＦ「１、ＦＦ２からなり、＃１シス
テムからそのりＬ′ｌツクＣ１に同期して送られてくる
制御信号Ｓ１゜Ｓ２　、”””””　Ｓ　ｈ　は、その
初段のフリップ・フロップＦＦＩにより＃１シスデムか
らの各制御信号が＃２シスデムのクロックＣ２に同期し
てランチされ、第２段目のフリップ・フロップＦＦ２か
ら＃２システムのクロックＣ２によって読出される。

第４図は同図（Ｃ）に示す＃２システムのクロックＣ２
の立下がりに近いタイミングで制御信号が到来したとき
の状態を示したもので、同図（ｂ）は第１゜第２の制御
信号伝送線２１および２２からの１言号を示し、この伝
送線２１に接続されている同期化回路３１の初段のフリ
ップ・クロックＦＦＩは同図（ｄ）に示すようにセット
リンクタイムを経過した後のクロックの立下がりでセン
トされ、同図（ｅ）に示すように、はぼ同時に第２段目
のフリップ・フロップＦＦ２もセットされるので、この
第２番目のクロックの立下がりから後はこの第２段目の
フリップ・フロップＦＦ２の出力は゛１パとなっている
。

これに対して、同図（ｆ）、　（ｇ）に示すように、第
２番目の制御信号伝送線２２に接続されている同期化回
路３２の初段のフリップ・フロップＦＦＩは、このフリ
ップ・フロップＦＦｌ自体の動作特性によって上記の第
２番目のクロックの立下がりによってはセットされず、
第３番目のクロックの立下がりによってセットされる。

これによって、第２番目のクロックの立下がりから第３
番目のクロックの立下がりまでの期間は同期化回路３．
の出力が’１”、同期化回路３２の出力が“０゛′であ
り、同図（ｂ）に示したような同一の入力に対してもこ
れら同期化回路は異なった出力を生じる。

したがって、＃１システムからの制御信号の第１および
第２ビツトは、期間ｔ２では誤ったデータとなり、誤動
作を生じることになる。

〔発明が解決しようとする問題点〕

上記のような従来の伝送方式においては、同期化回路に
よる同期化のために遅れを生じるばかりでなく、上記の
ような誤動作を生じる欠、巾があった。

本発明は、上記のようなセットリンクタイムによる誤動
作がなく、同期化による遅れの少ない非同期機器間の制
御信号伝送方式を得ることを目的とする。

〔問題点を解決するための手段〕

第１図の原理図に示すように、送信レジスフ１１と、こ
の送信レジスフへの書込みを制御するとともにこの書込
みが終了したときにトリカゴ言号を送出するタイミング
制御回路１２とを備える送に側機器１０と、 上記送信レジスフから受信側機器に各ビット毎に伝送す
る複数の制御線２１．、　、　２１２　、　　　２１、
、と、上記タイミング制御回路からのトリガ信号を伝送
するトリガ信号線２２とからなる伝送路２０と、 上記トリガ信号を同期化する同期化回路３１と、この同
期化回路の出力によって閉路して上記制御線からの入力
信号を転送するゲート回路３２．。

３２２、、、、、−−３２　、、とを備える受信側機器
３０とによって非同期機器間の制御信号の伝送を行うよ
うにした。

〔作　用〕

＃１システム１０から＃２システム３０に伝送すべき制
御信号は、タイミング制御回路１２からのクロックＣ１
に同期したセット信号によって送信レジスタ１１に書込
まれる。

この書込が終了するとタイミング制御回路１２は、クロ
ックＣ１に同期したトリガ信号を１云送路２０のトリガ
信号線２２を介して＃２システム３０の同期化回路３１
に送出する。

このトリガ信号を受信した同期化回路３１は、この＃２
システム３０のクロックＣ２に同期した受信制御信号を
ゲート回路３２．．３２２゜３２、に送出し、送信レジ
スフ１１から制御線２１　、　、　２１２　、　　　２
１．に送出されている制御和信号がこのゲート回路を経
て受信し得るようにし、この制御信号を直接あるいは一
旦しジスクにストアした後、所定の制御を行うために使
用可能とする。

〔実施例〕

第２図は複数の制御信号を同時に＃２ンステムに伝送す
るようにした本発明の実施例を示すもので、第１図の構
成要素：ご対応する構成要素には同一の符号を付して示
しである。

＃１システム１０の出力部は、送［言すべき制ｊｌ信号
を一旦スドアする送信レジスフ１１、該送信レジスフ１
１への送信すべき制御信号の書込みを制御するとともに
この書込みが終了したときにトリガ信号を発生ずるタイ
ミング制御回路１２、該タイミング制御回路１２の制御
に基づいて送信レジスフ１１へ書込まれる制御１言号を
一旦スドアする制御レジスフ１３．，１３２，１３□、
タイミング制御回路１２の制御に基づき送信レジスフ１
１へ送信すべき制御信号を書込むた必のセット信号を＃
１システムのクロックＣ１に同期させて出力するゲート
１４から構成されている。

また、＃２システム３０の受信部は、タイミング制御回
路１２からトリガ信号線２２を介して伝送されてきたト
リガ信号を＃２システムのクロックＣ２に同期化するフ
リップ・フロップＦＦ　１゜ＦＦ２で構成された同期化
回路３１、該同期化回路３１からの出力により閉路し送
信レジスタ１１から制御線２１０．　２１２−　、　　
　２１　、を介して伝送されてきた制御信号を転送する
ゲー）３２１゜３２２、　　３２．、からなるゲート回
路３２、該ゲート回路３２を介して転送された制御１言
号を一旦スドアするレジスフ３３　、　、　３３２．、
、、、、−、、、３３０から構成されている。

上記した送信側ならびに受信側の両システム間において
、＃１システム１０から＃システム３０に伝送されるべ
き一旦制御レジスタ１３．，１３２、　　　１３．にス
トアされた制御信号（ま、＃１シスデムのクロックＣ１
に同期したタイミンク制御回路１２からのゲート１４を
介したセ、　ト、ｌ、Ｈ、；−により送信レジスフ１１
に書込まれる。

上記制御信号の制御レジスフ１３．，１３２゜１３ｍか
ら送信レジスフ１１への書込みが終了すると、タイミン
グ制御回路１２からはクロックＣＩに同期したトリガ信
号が、伝送路２０のトリガ信号線２２を介して＃２シス
テム３０の同期化回路３１に送出される。

上記のタイミング制御回路１２から送出されたトリガ信
号を受信した同期化回路３１からは、＃２システムのク
ロックＣ２に同期した受信制御（言号がゲー）　３２　
＋　、　　３２２　、　　　３２．、からなるゲート回
路３２に送出され、送信レジスタ１１から伝送路２０の
制御線２１　＋　、　　２１２　、　”””””　２１
□を介して送出されている制御信号が、上記のゲート３
２．．３２２．　　　３２．からなるケート回路３２を
介して受信される。

そして、ゲート３２　、　、　３２２．　、、、、、、
、、、、３２．、を介して＃２システムのクロンクＣ２
に同期して受信された制御信号は−Ｈしジスク３３．，
３３２゜３３、にストアされた後、所定の制御動作を行
なうために図示せぬ制御回路に供給される。

〔発明の効果〕

以上説明した本発明によれば、非同期機器間における制
御信号の並列伝送において、各制御信号ごとの同期化回
路が不要となるため、構成要素の大幅な削減が可能とな
る。また、制御信号の中に複数のビットにエンコードさ
れた信号があった場合でも、受信側では同時に変化する
ため受信側において誤動作を防止するための回路も不要
となるといった効果が得られる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の一実施例を示す構成図、第３図は従来
例を示す構成図、 第４図は従来例の動作を説明するだめの波形図である。 １０・・・＃１システム（送信側機器）、１１・・・送
信レジスフ、１２・・タイミング制御回路、２０・伝送
路、２１．．２１２．　　　２１ｈ・・・制御線、２２
・・・トリガ信号線、３０・・・＃２シスデム（受１言
側機器）、３１・・・同期化回路、３２・・・ゲート回
路。

Claims (1)

1. 【特許請求の範囲】 送信レジスタ（１１）と、この送信レジスタへの送信す
   べき制御信号の書込みを制御するとともにこの書込みが
   終了したときにトリガ信号を送出するタイミング制御回
   路（１２）とを備える送信側機器（１０）と、 上記送信レジスタから受信側機器に各ビット毎に伝送す
   るための複数の制御線（２１＿１、２１＿２…２１＿ｎ
   ）と、上記タイミング制御回路からのトリガ信号を伝送
   するトリガ信号線（２２）とからなる伝送路（２０）と
   、 上記送信側機器（１０）からトリガ信号線（２２）を介
   して伝送されてきたトリガ信号を自己のクロックに同期
   化する同期化回路（３１）と、この同期化回路（３１）
   の出力によって閉路して上記制御線からの入力信号を転
   送するゲート回路（３２）とを備える受信側機器（３０
   ）とからなることを特徴とする非同期機器間の制御信号
   伝送方式。