JPS63288538A - 通信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （本発明の背景） 本発明は、すくなくとも１個の送信局とすくなくとも１
個の受信局との間でデータビットの系列を転送するため
のデータ回線（データバス）と、各データビットと並列
に同期クロック信号を転送するためのクロック回線（ク
ロックバス）とを有する２線回線によって相互に接続さ
れた数多くの局を具える通信方式に関するものである。

これらの局は異なったタイプのものであってよく、デー
タ処理機能を備えたマイクロコンピュータテアってもよ
（、また入／出力プロセッサ、関数発生器、メモリ、キ
ーボードあるいは表示装置のような入出力装置、あるい
は物理的および／または化学的な量検出センサー等であ
ってもよい。上述した種類の通信方式は米国特許第３８
８９２３６号から既知である。この既知の方式は２線回
線を介して一方向にのみデータ転送が可能である。

（発明の要約） メツセージを発生する局は送信局。メツセージを吸収す
る局は受信局。メツセージの転送を制御する局はマスク
局。メツセージの転送間に１個またはそれ以上の局によ
って排他的に制御される局はスレーブ局。マスクとして
動作するに適した局（これはすべての局に必要ではなく
、例えば、センサはスレーブ局としてのみ動作すればよ
い）はどれもデータ転送の初手をとることができ、休止
の状態から転送を開始する。マスクならびにスレーブ局
の機能のある割付は状態においても、送信／受信局の機
能は入れ替ることがあり、例えば、マスク局からの第１
のメツセージはスレーブ局からの第２のメツセージによ
って応答されることがある。

本発明の目的は単一の２線回線を制限のない数多くの局
相互の接続のために使用できるようにすることである。

本発明によれば、信頼性のある同期がとれ、通信動作の
開始と終了とを簡単な合図で可能にする。各局はクロッ
クバスとデータバスで相互に接続されている。当該バス
の各々は局間のワ不ヤード・アンド等のワイヤード論理
機能を呈するように動作する。かくて前記バスの各々は
局のどれからも強制入力がなくなると、そのバスを第２
の電圧状態に推しやる手段（たとえばプル・アップレジ
スタ）を有する。マスク局の各々は、周期的なりロック
パルスの各パルス期間（すなわち、各パルスの持続時間
）においてはクロックバスが第２の電圧レベル（高レベ
ル）を呈し、クロック信号生成中のそれ以外の全ての時
間では同バスを第１の電圧レベル（低レベル）に強制す
ることによって、該クロックバスに周期的なりロック信
号を発生する手段を有する。さらに各局は、データバス
上の電圧を第１のデータ値を送信する場合は対応するク
ロックパルスの全パルス期間前記第１の電圧レベルに強
制し、第２のデータ値を送信する場合は対応するクロッ
クパルスの全パルス期間前記第２の電圧レベルを呈する
ようにして、該データバス上に２値データを送信する手
段を具えている。マスク局はさらに、クロックパルス期
間中に（すなわち、クロックパルスのパルス持続時間中
に）データバス上の電圧レベルを第２の電圧レベルから
第１の電圧レベルに強制的に遷移させることによって、
政局がデータ送信の制御をしようとしていることを示す
開始信号を発生する手段と、クロックパルス期間の最初
の部分でデータバス上の電圧レベルを第１の電圧レベル
に強制し、次いで同タロツクパルス期間中にデータバス
上の電圧を第２の電圧レベルに遷移させることによって
、政局がデータ送信の制御を終えたことを示す停止信号
を発生する手段とを具えている。かくてデータ送信はク
ロックパルス期間中は一定であるデータバス上の信号に
よって示され、−力制御信号はクロックパルス期間中に
生じるデータバス上の電圧レベルの遷移によって示され
る。

２個の局が同時に送信をし得るシステムでは、各マスク
局は、クロック回線上で発生するパルスの端縁（タイム
スロット開始信号）を受信する入力を有するタイムスロ
ット発生器と、それにより開始したタイムスロットの終
結後終了信号を供給する手段とを有し、当該終了信号の
制御のもとにクロック回線に修正されたクロック信号を
適切に形成する。この場合、クロック回線上の信号遷移
を当該タイムスロット開始信号の排他的表現として検出
する検出器がまた準備されている。すべての送信局は最
初にクロンツク回線上で第１の論理値への信号遷移を形
成する送信局と、最後にクロック回線上で第２の論理値
への信号遷移を形成する送信局とによって同期がとられ
る。データ回線上に同時に現われるデータもそれらの間
で干渉なく検出することができる。データビットの各々
は限定されたタイムスロットに現われる。かくて半“ハ
ンドシェーク（ｈａｎｄｓｈａｋｅ）”がなされる。そ
の結果種々のタイムスロット発生器によって発生するタ
イムスロット間の比較的大きな差異が補償される。この
ような差異はさもなければ同一であるタイムスロット発
生器の内部クロック周波数が異なるために生ずることも
あるが、クロック回線用の信号発生器が第１と第２の論
理信号値の持続時間比に差異を生ずるという事実にもま
た依存することもある。注意すべきことは送信局は送信
中クロツタ回線ならびに／またはデータ回線上の信号を
検出でき、従って自分自身の信号がマスクされているか
否かを知り得ることである。数周が同時に送信機として
働く状況は（後述の）仲裁処理中に生じる。

好適には、マスク局は以下順次の形式でデータ転送動作
を開始させる： 開始信号； 第１の論理値を有するすくなくとも２個のデータビット
から成る第１の系列； 第２の論理値を有するすくなくとも１個のデータビット
から成る第２の系列； その形が前記開始信号に対応する２番目の開始信号。

すべての局はその“デッド（ｄｅａｄ）”時間（不感時
間）が前記第１の系列の長さに対応する値よりも短かい
間合せ装置を具えている。

一般に２種のタイプの局がある＝１）連続的にスタンバ
イしている局、例えば、任意の瞬時に活性されるメモリ
；そして２）所定の処理手順が行われたりまたは他の理
由で連続的に活動する必要のない局がある。先行技術で
は、後者の局は各クロックパルス期間中に２度バスに問
合せをせねばならぬ。しかしながら、上述の構成の場合
、各かかる局は各２クロックパルス期間に１度バスに問
合せをするのみでよい。その結果、各局の内部処理の効
率が上昇する。

接続された局の゛デッド時間°”は２個の順次の間合せ
瞬時間の最も長い期間を意味するものと理解される。斯
くて割り込み機構を具える局ではデラド時間の長さは零
になる。前記第１系列の要素が検出されると、比較的長
いデッド時間を有する局は間合せ周波数を高い方へ切換
える。

（実施例の記述） 第１図に２個の局のクロック回線２０とデータ回線２２
への接続を線図的に示す。２個の局３２．３４は各々例
えば高い人力インピーダンスを有する増幅器である２個
の信号受信器４０．４２．４４．４６を具えている。当
該局はさらに例えばＭＯＳトランジスタのようなトラン
ジスタ４８，５０．５２．５４を有している。

これらトランジスタの１個が導通すると関連回線（２０
，２２）を低電位となる。また抵抗２８．３０を設ける
。端子２４．２６は高電圧ｖ０に接続される。トランジ
スタ４８と５２が両者カットオフになると、回線２２の
電位はほぼＶＤＤに等しくなる。抵抗２８．３０の値は
導通状態のトランジスタの抵抗値に比較して大きく、信
号受信器の抵抗値に比較しては小さい。

電位ＶＤＤを“論理ｌ”とすると回線２０．２２の各々
はその論理値信号に対しアンド機能（すなわちワイヤド
・アンドなる結線論理機能）を生じる６局３２．３４は
また２線回線に対しデータ源ならびにデータ宛先を形成
するユニット３６　、３８を具えている。

その出力信号はトランジスタ４８，５０，５２．５４の
導通と遮断を制御する（これら局は第７図を参照してさ
らに詳細に説明される）。注意すべきことは全ての局が
必らずしも全部の機能を果さねばならないものではない
ことである。もっばらスレーブ機能を果す局はクロック
パルス列を発生する手段を具える必要はない。またもっ
ばらデータを受信することを目的とする局はデータ回線
にデータを供給する手段を具える必要はない。

第２図は２個の局間のデータ転送のタイミング図を示す
。クロック信号ＳＣＬは上側の線に示されている。デー
タビットの系列は下側の線に示されている。データ送信
の間データ信号ＳＤＡは破線５６と５８によって示され
る瞬時の間でのみ変化し、破！ｓ５８と５９によって示
される瞬時の間（すなわち、クロック信号の両縁により
占められる時間を含むクロックパルス期間中）ではデー
タ信号は同じであり続けねばならぬ。このように、情報
は連続するビットセルによって伝達され、その場合、各
ピットセルには、通常、１個のクロックパルスと１個の
データビットが含まれる。以下に記述する如く、クロッ
クパルス期間中に（すなわち、クロックパルスのパルス
持続時間中に）生ずるデータ回線のどのようなレベル変
化も制御信号として判断され得る。

クロック回線２０上の信号はデータ転送の“マスク”と
して動作する局によって形成される。非マスク局は常に
論理“１”信号を回線２０上に発生する。クロック回線
２０上の信号は周期的である。

データ回線２２上の信号は送信局によって形成される。

図の２本の平行線はデータ内容が“０”または“′１”
であることを示す。非送信局は連続して論理“１“′信
号をデータ回線２２上に発生する。

以下の可能性が存在する ａ）１個のマスク局がデータを１個または複数の受信ス
レーブ局に送信する。

ｂ）１個のマスク局がデータを１個のスレーブ局から受
信する（一般に、この機能に先立って何時もａ）の動作
がある、例えば、メモリが読出される前にそのメモリが
アドレスされる）。

いくつかの装置は１個のみかまたは数個の機能を果すこ
とができる、例えば、キーボード装置は常にマスク送信
機として働き、ＬＩＥＤ素子を持った表示装置は常にス
レーブ受信機として働く。バッファのない磁気または光
学ディスクメモリは送信または受信の時マスクとして動
作せねばならないのが普通である。マイクロコンピュー
タのような他の装置はすべての機能を果すことができる
。

第３図は２個の局間でのデータ転送の開始と停止とを示
すタイミング図を示す。最初はすべての局がクロック回
線２０とデータ回線２２とに“°１°゛信号を発生する
。転送は、これらの局の一つによって発生されるデータ
回線上の°“ｌ　＋＋から“′０“への遷移によって開
始し、他方クロック回線上の信号は変化しない。このよ
うにしてこの局が自分が新しいマスクであることを宣言
する。この信号パターン（開始信号）はデータ転送用と
しては許されない。このようにしてすべての他の局は上
記バターンを制御信号として認め、回線の新しいマスク
のマスク宣言を検出する（ブロック６０）。次にこの新
しいマスクはクロック回線上の信号を遷移させ、それで
第１のデータビットをデータ回線上に発生させることが
できる。このビット（６４）は値“Ｏ１１であることも
あるし値“１゛であることもある。データ転送は常にマ
スク局による送信でスタートする。この情況は全通信手
順に優先する。

一方、マスク局が他の局をスレーブ局として指定し、こ
のスレーブ局に送信を開始するよう指図することもある
。もとのマスク局はスレーブ局によって送信される間ク
ロック回線の制御にあたり、このことはスレーブ局が既
知の長さのメツセージを送信するということを意味する
。

データ転送の終了に際してはまずスレーブによる送信が
あればこれを終了させる。次にスレーブ局はデータ回線
に高いレベルの信号を出力する。

次にクロック回線が“０゛レベルにある間に、停止信号
を送出すべきマスク局によって送信行為が終結させられ
る。この場合、はじめデータ回線のレベルも“０“にさ
れ、次にクロック回線のレベルが“ｌ“にされる。最后
に（ブロック６２）データ回線のレベルが“１゛になる
。この信号パターン（停止信号）も普通のデータ送信で
は許容されず制御信号とみなされる。かくてマスク局は
パスラインを解放し、次の局が自己がマスクであること
を宣言することができる。

さらに下記の手段によれば、メッセージ長があらかじめ
規定されていなければならないという要求をなくすこと
ができる。スレーブからの各８ビツトデータバイトの受
信後、マスクは９番目のクロックパルスを発生する。こ
の９番目のクロックパルス期間中受信局は普通の受信確
認信号をデータラインを０“に駆動することによって発
生することができる。“スレーブ送信局“′と″マスタ
受信局”間の送信（例えばメモリ読み出し中のメモリと
マイクロコンピュータ間のそれ）はマスクが上記受信確
認信号を発生しなければ終了する。

その時スレーブはデータライン上に高いレベルの信号を
発生し、マスクをして“停止°”手順の発生を可能なら
しめる。

マスク局のみが開始条件６０と停止条件６２の間でクロ
ック信号の周期的特性を保持する。開始と停止条件は、
局が信号遷移を検出しこれに直接反応するための割りこ
み機構を具えるか、ブロック６０そしであるいは６２に
示される遷移を検出するためクロックパルス期間当り少
なくとも２回データ回線の電位を調べるかすれば、簡単
な方法で検出できる。

さらに第４図は第２の開始手順を示すが、ここではデー
タ回線の間合せ周波数はより低くて十分である。ブロッ
ク６６における第１の開始条件は第３図のブロック６０
に対応する。次にパスラインの実際のマスクは値“００
０００００１”（１６進数”ｏｔ”　）を持つ直列の８
ビツトデータバイトを発生する。これはデータライン上
の信号が７個のクロックパルス（ｌ、２・・・７）の間
は低レベルにあり、第７と第８のクロックパルスの間で
高レベルになることを意味する。この開始バイトｏｏｏ
ｏｏｏｏｉは他の通信目的には使用されてはならない。

受信局はこの符号の受信に反応して通常行うような受信
確認信号を発生することはない。データ信号はそこで高
いレベルのまま残留し９番目のクロックパルスはダミー
の受信確認信号ダック（ＤＡＣＫ）として動作する。ク
ロック回線は再び高レベルになりブロック６８で次の開
始条件が発生する。前記開始用のバイトとダミーの受信
確認の組み合わせはデータ転送のフォーマットと整合す
るように選ばれる。斯くして、関連局はデータ回線上の
低いレベルの信号を検出するのに約７クロツクパルスの
期間を有し、データ回線の間合せ周波数は、クロックパ
ルス期間当り２度の割合でなく７クロツタパルス周期当
り、はぼ１度の割合より大きければよい。上記の例によ
れば、割りこみ機構のないマイクロコンピュータでも、
間合せ動作により拘束されることが少ないから内部動作
はより良好に行なわれることになる。関連局の間合せ機
構は、データ回線上の低いレベルの信号が検出された後
、第２の開始条件（ブロック６８）を正しく検出するた
めより速い間合せ速度（クロックパルス期間当り２度）
に切換えられる。

第１の開始条件が何らかの活性化作用を持つ場合にはす
べて、次の開始条件の受信はリセット信号として働らく
。例えば内部クロックを有しない連続して待機状態にあ
るスレーブ局の場合のごとく　。

７個のデータビット０゛°と２個のデータビット“１　
＋＋のここに述べた構成は、例えば１５ד０”と２×
“１”または３ד０″と２ד１”のように異ならし
めてもよい。ブロック６６に開始条件が形成された後は
バスは“ビジー”°状態にあるから他の新たなマスク局
が自己がそうであることを告げ得なくなる。第３図のブ
ロック６２の停止条件が形成された後はバスは“フリー
°′状態にもどる。

第５図は２個のマスク局の同期を示す線図である。マス
ク局は、バスが“°フリー゛状態にあることを検出した
場合のみ、バスの制御を掌握しようと試みる。この状態
は通常第３図のボックス６２に示された手順に引き続い
て生ずる。バスの制御を掌握する局はバスが使用状態に
あることを他の競合する局に知らせるため開始信号手順
をおこす。

競合局は開始手順を検知するともはやハス制御の掌握は
とり止める。２個のマスク局が同時にバスの制御を掌握
せんとしたときは仲裁が必要となる。

すなわち第１のマスク局で発生する開始信号を検出し、
かつそれに応答して動作する前に第２のマスク局がバス
の掌握を試みてしまった時である。

２個の競合局におけるクロックの同期とりが第４図のブ
ロック６６のパルスの前縁ではじまる。実際の仲裁手順
は第４図のブロック６８の手順のあとではじまる。

この例では、２個の局が同期手順に関与すると仮定する
。第１の局は信号７０（第５図）でクロック回線を駆動
する。第２の局は対応する信号７２でクロック回線を駆
動する。クロック回線に発生した信号は第１および第２
の局によって発生する信号のアンドを取って形成される
。これは信号７４で示される。第１の局は第２の局より
高いクロック周波数を有すると仮定する。各局はタイム
スロット発生器例えばあらかじめ設定された状態数を有
するカウンタを具える。カウンタからの桁上げ出力信号
は局の出力信号の遷移を制御する。第１の局の出力が高
レベルから低レベルに遷移すると信号シーケンスが始ま
る。これによりクロック回線上で高レベルから低レベル
への信号遷移７８が発生する。第２の局による高レベル
から低レベルへのその後におこる遷移（破線８０で示さ
れている）は外部的に検出可能な影響を及さない。第２
の局は７８における遷移（タイムスロット開始信号）を
検出しそのタイムスロット発生器を開始させる検出器を
有している。８３で第１の局は低レベルから高レベルへ
の遷移を発生するが、これはクロック回線上には現われ
ず、従って第１の局のタイムスロット発生器はそれ以上
の計数を阻止された状態となる。８４で第２の局はまた
低レベルから高レベルへの信号遷移を発生し、この信号
はクロック回線上で間レベルになる。両局においてタイ
ムスロット発生器は上記クロック回線信号遷移（タイム
スロット開始信号）に応答して次の１７２クロックパル
ス期間をカウントダウンし始める。回線上の複合クロッ
ク信号７４の高いレベル部分の長さはかくて速い局によ
って決まる。一方クロック信号の低いレベル部分の長さ
はおそい局によって決まる。

同期の開始時に８２の遷移が７６におけるそれより前に
おこる時は役割りは逆転する。クロック回線上の信号状
態による各タイムスロット発生器の開始と阻止は同じよ
うに行なわれる。

場合によっては８４での遷移が第２の局でさらに遅れる
ことがある。この場合同期動作に関与しているすべての
タイムスロット発生器が阻止状態となる。１個あるいは
複数個の早い局とともに１個の（非常に）ゆっくりした
局があってもクロック回線上の第１の論理値から第２の
論理値への信号遷移には影響しない。

第６図はマスク送信機として動作する複数局間の仲裁手
順のタイミング図を示す。複数のマスク局が同時に名乗
りを上げた場合は、マスク・スレーブ間通信を行う前に
１個のマスク局のみが選択されねばならぬ。これは第３
図または第４図に示された開始手順が完結した直後に仲
裁手順を開始することによって実現される。各局は７ビ
ツトからなるアドレス番号を有している。この場合、す
べてのアドレス番号は異なる。図のライン２００はクロ
ック回線の信号を示す。ライン２０２は第１の局がデー
タ回線に発生する信号を示す。ライン２０４は第２の局
がデータ回線に発生する信号を示す。ライン２０６はデ
ータ回線に実際に形成される°“アンド°′信号を示す
。開始手順後データ回線は低レベルになる（２０Ｂ）。

２個のアドレス番号の第１ビツトが゛′１パであると、
両局は信号遷移（２１８゜２２０）を生じデータ回線は
次のクロックパルス期間（２２２）高いレベルの信号（
２１０）となる。両アドレス番号の第２ビツトが“０パ
であると両局は信号遷移を再び発生しく２２４．２２６
）　、データ回線は次のクロックパルス期間（２２８）
低レベル信号（２１２）となる。第３のアドレスビット
で第１の局は“°１”第２の局は′°０″′であるから
２３０で信号遷移がおこっても信号２０６ではマスクさ
れてしまう。次のクロックパルス期間２１４では、第１
の局がデータバス上の信号と送信した信号とが異なって
いることを検出することができ、かくて第１の局は仲裁
に負けたことを知り、情報が記憶されデータ回線にそれ
以上関連あるアドレス番号が供給されないようになる。

もう一方の局はこの場合獲得者であるが、データ回線に
全アドレス信号が次々に印加された後はじめて獲得権を
確認する。獲得局は次に１個または複数個のスレーブ局
と通信を開始する。

他の実施態様ではマスクは意図するスレーブのアドレス
を発生して自己がマスクであることを宣言する。しかし
、結果としてスレーブアドレスの発生後でもマスクの身
元は他の局には分らず、複数のマスクが同じスレーブ局
をアドレスしていることもあり得る。それ故続くデータ
転送中も仲裁手順が続けられる。複数のマスク局がすべ
て同じメツセージを１個のスレーブに送信する時は、ど
の局も仲裁に負けたことにならない。

第７図は２回線パスラインの動作に関するレジスタレベ
ルでの局のブロック線図を示している。

この装置はマイクロコンピュータに組み込むのに適して
いる。マイクロコンピュータの他の部分は簡略化のため
省略しである。マイクロコンピュータの内部クロックは
入力１００に接続している。レジスタ１０２は状態ワー
ドを記憶している。レジスタ１０４は周波数制御ワード
を記憶している。これらのレジスタはマイクロンビヱー
タの内部８ビツトデータバス１０６に接続している。レ
ジスタ１０２は（最左端部に）バス１０６に書き込んだ
り、同バスから読み取ったりする４ビツトを記憶してい
る。

右側上部の４ピントはバスからの書き込みのみができ、
右側下部の４ビツトはバス１０６への読み出しのみがで
きる。さらに太い線で囲んだ部分のビットは後述される
付加信号に応答して書き込みのみ可能である。レジスタ
１０２はコンピュータの他の場所で形成される書き込み
制御信号ＷＲＳＩと読み取り制御信号ＲＤＳＩを受信で
きる。レジスタ１０４は、コンピュータの他の場所で形
成される書き込み制御信号−ＲＳ２の制御のもとに書き
込まれる。要素１０８はプログラム可能なカンウタで入
力１００の周波数を５．６．７または８で分割すること
ができる。これら４種の可能性の選択はレジスタ１０４
の２ビツトで行なう。要素１１０は８ビツトのカウンタ
でカウンタ１０８の出力信号を受けとる。要素１１２は
マルチプレクサ−でカンウタ１１０からのビットを受信
する。これら８ビツトからの選択はレジスタ１０４の３
ビツトによって１１ｉｌ＋　＜卸される。それからのク
ロック信号はライン１１４に現われクロック制御要素１
１６に印加される。クロック制御要素は、もし論理機能
が働き、すなわち当該局がマスク局として働き、さらに
直列データ転送の許可ピントが値゛１′°ならば（後述
する）、クロック信号をライン１１４からライン１１８
に導出する。論理ａ能が働いてない時は、クロック制御
要素１１６はクロック回３ＩｆＡ１１８に論理値°′１
“を連続して発生する。クロック回線１１８はクロック
フィルタ１２０に接続している。このフィルタは書き込
み制御信号として端子１００から信号を受は取る。受信
クロック信号の干渉はかくて抑圧される。この干渉抑圧
クロック信号は第５図に従って同期を行なうためにライ
ン１２２を介してクロック制ｉ１１要素１１６に再び印
加される。この目的で、さらに以下の論理機能が形成さ
れる。すなわち、到来クロック（３号が高いレベルで当
該局がマスク局として動作すると、許可信号がライン１
２４に現われ、縦続に接続されたカンウタ１０８と１１
０が、この条件が満たされればクロック回線上に８８か
らの信号（第５図）を発生するよう計数を継続する。こ
の条件が満たされないとこれらのカンウタは高いレベル
の信号がクロック出力に発生した時点で停止する。高い
レベルから低いレベルへの信号遷移がクロック回線で発
生すると、ウカウンタ１０８と１１０用のリセット信号
がライン１２５に現われ、低いレベルの信号が（１１４
を介して）クロック回線上に直接発生し、これらカウン
タはライン１００上の信号を計数する。

クロック回線上の低いレベル信号期間はかくて最ものろ
い局によって決まり、高いレベル信号期間は最もはやい
局によって決まる。ライン１２３上の信号の処置は後述
する。なお、レジスタ１０４の他の３個の制御ビットは
他の機能に利用される。

フィルタ１２０は２個の縦続接続したデータフリップフ
ロップからなり両者とも端子１１８で受信されるクロッ
ク信号を内部クロック信号に応答してロードする。フィ
ルタ１２０の出力信号は遅延されたクロックでクロック
制御要素１１６の論理ゲートに印加される。このゲート
は関連する局がマスク局として動作したり、またはアド
レスの比較に参画せねばならなかったり、あるいは選択
されるかした時だけ導通する。その場合、“シフトされ
たクロック信号”が“遅延されたクロック“から導出さ
れる。上記３種の条件の何れも満足されない時は上記ゲ
ートは連続して論理“１′″を出力する。

クロック制御要素１１６の出力リード線は夫々符号１２
３、１２４．１２５である。“遅延クロック”と“シフ
トクロック”とはそれでクロック回線上の受信クロック
信号によって周期がとられ、データ回線にデータ信号を
出力し、さらにデータ処理をするにあたって同期をとる
のに利用される。レジスタ１０２内の種々の位置でのビ
ットが値“１′を有するならば、それらは夫々下記の表
示および制御機能を有する。

ＭＳＴ　　：関連層がパスラインのマスク局としての機
能を行なうか行なうことを欲している。“０″はスレー
ブ機能を表わす。通信動作を実際に行なうに先立ちこの
ビットはマイクロコンピュータの中央制御系でセットで
きる。マスク局としての究極の動作はビット位ｉＡＬ、
　ＡＡＳおよびＡＤＯの内容により決まる。このビット
位置の情報は特にクロック制御要素１１６に印加され前
述の論理機能を形成する。

ＴＲＸ　　：関連層が送信機として作用するか作用する
ことを欲している。“０”°は受信機能を表わす。

これは“′本来の°”通信動作を示し、すなわち各参加
局が“マスク送信機′°として動作する仲裁には関係し
ない。

ＢＢ：パスラインはビジーである（“０゛は“′フリー
”（空き）を意味する）。

ＰＩＮ　　：これはその局が、直列に受信されるデータ
バイトを読み取ったり、次のデータバイトを直列に送信
したり、あるいは停止条件信号を発生したりしてバスと
やりとりせねばならぬことを示す。

ＢＳＯ：これは直列入／出力通信動作用の許可ビットで
ある。このビットは専ら局の初期化動作用に使用され“
ｌ”状態にセットされる。

８Ｇ２．ＢＣｌ、ＢＣＯ：この３ビツトはバス１０６か
ら書き込まれ、さらにクロック制御要素１１６に関して
記述された°“シフトされたクロックパルス゛の立上り
の縁でトリガされる計数状態を形成する。かくて受信さ
れたデータビットは計数され正しい瞬時に比較要素１５
６を活性化する。すなわち比較する必要のあるアドレス
ビットがすべて正しい位置に着いた時このカウンタは信
号゛Ｃ７’″　（図示路）を出力する。通信動作の場合
は、この信号は１バイト分のデータが転送されたことを
示す。その場合レジスタ１２６に関する並列動作が起ら
ねばならない。またこのカウンタのリセットは第３図お
よび第４図に関して記述した開始条件の制御の下に実現
される。カウント“Ｃ７°′を発生するデコーダは図示
されていない。

ＡＬ二関連局がマスク局に関する仲裁のテスト段階で負
けてしまい（第６図の符号２１４参照）、意図する通信
動作が行なえないことを表わす。

ＡＡＳ　　：関連局が他のマスク局からスレーブ局とし
てアドレスされる。

＾ＤＯ：関連局がスレーブとして総括モード（総括送信
）でアドレスされる。

ＬＲＢ　　：このビットはデータバイトの最後の受信ビ
ットまた受信確認ビットを表わす。受信確認ビットは第
９ビツトであることに注意されたい。データバイトは８
ビット幅であるから、シフトレジスタは第９ビツトは収
容しない。８ビツト転送のみが実行されるとこのビット
は要素１２６内の最下位ビットと同じである。また、送
信される第１バイトに関してのみこのビットは転送方向
を示す。

第７図はまたデータ回線に適用される数多くの要素を示
す。まず第１にデータ制御要素１３４と直列にぐるりと
回るループを形成し、内部パスライン１０６と並列かつ
双方向に接続されたシフトレジスタ１２６がある。クロ
ック制御要素１１６で供給されるシフトされたクロック
パルスがこのシフトレジスタのシフトパルスとして作用
する。レジスタ１２６は信号ＷＲ３Ｏの制御のもとに並
列に書き込まれ、レジスタの並列読み取りが信号ＲＤＳ
Ｏで制御される。

これら信号はコンピュータの中央制御系で供給される。

データ制御要素１３４はまたレジスタ１０２から信号Ｅ
ＳＯを受は取る。この信号はデータ回線に接続されたデ
ータ制御要素１３４内の出力ライン増幅器を制御する。

ＥＳＯが零の時、関連局はデータ回線に“１”信号を連
続的に発生する。データフィルタ１３６の構成と動作は
クロックフィルタ１２０に対応する。データ制御要素１
３４はまた２個の状態をとるスイッチング装置を具えて
いる。−の状態では、ライン１３０上の信号は結合要素
を介してライン１３８に印加され関連局はデータ送信機
として動作する。この目的のため信号ＭＳＴは値“１′
を有することが必要でさらに停止条件ＳＴＰは検出され
ていてはならない。要素１３６から出力されるデータは
連続的にライン１３２を介してシフトレジスタ１２６に
供給される。ビットＴＲＸは実際のデータ転送方向を制
御する。マスク送信局が仲裁動作で負ければビットＴＲ
Ｘは零にリセットされる。

要素１４２はバス回線上の“ビジー”状態用検出器とし
て動作する。この目的のため該要素１４２は要素１３４
と１１６から出力信号を受は取り、かくてブロック６０
および６２（第３図）に関して前述した信号手順を各々
検出する。検出器１４２はデータパルスの負の立下り縁
および正の立上り縁の制御の下にクロック信号を記憶す
る２個のデータフリップフロップを具えている（それら
によってもしクロック信号が高いレベルにあれば開始条
件および停止条件をそれぞれ検出する）。これら２個の
データフリップフロップの出力パルスはビットＢＢ用の
セット／リセット信号として動作する。これらフリップ
フロップの１方の出力゛１”は他方をリセットする。ビ
ットＢＢが値１ならマイクロコンピュータはマスク局に
なろうという試みを行なう前にある待ちの期間を経過さ
せる。しかし、関連局がすでにマスク局であることを宣
告しておれば（仲裁行為で負けてしまわない限り）動作
は妨害されることなく継続する。

要素１４４は仲裁用論理回路である。論理系はライン１
３０上の信号が“°１”、ライン１３２上の信号が“０
゛、開始条件が要素１４２で検出されそしてビットＭＳ
Ｔが値“１°°である時価°′ｌ°“を供給する論理ゲ
ートを具えている。上記条件はライン１２２上のクロッ
ク信号で同期がとられる。論理ゲー目４４が１”を供給
すると、これがビットＭＳＴと（もし必要なら）　ＴＲ
Ｘをリセットし、さらにビット＾Ｌを１　”にセットす
る。第６図ライン２１４までの遅れがクロックと同期を
とるために生ずる。

この回路はまたアドレスレジスタ１２８を具えている。

このレジスタにはアンド−ゲート１４０からの“１°°
信号の制御でパスライン１０６からのアドレスがロード
される。このローディングは信号ＷＲ５Ｏ（この信号は
レジスタ１２６用のロード制御信号としても働らく）と
信号ＥＳＯＮ　（これはレジスタ１０２のビットＥＳＯ
とは逆の値である）との制御のもとに初期化期間のみで
起る。初期化後ＥＳＯは値ＩＩ　Ｉ　ＩＩとなる。レジ
スタ１２８は関連局のアドレスを記憶する。最下位のピ
ッ！−ＡＬＳは比較器１５６でのアドレス比較を停止す
るよう作用する。かくて割り込み信号は各データバイト
が受信されまたは送信されたあとで発生する。ＡＬＳは
“常に選択される°“を示す。

要素１５６はレジスタ１２８のアドレス番号とデータラ
イン１３８からレジスタ１２６で受は取ったアドレスと
の７ビツトアドレス比較器である。この比較は通信動作
当り１回だけ、受信された第１のバイトに関してなされ
、３ビツトカウンタＢＣ２、ＢＣＩ　、ＢＣＯからの計
数信号Ｃ７により同期がとられる。両アドレスが対応し
ていれば要素１５０（ピッ）　ＡＡＳ＞は°゛１゛にセ
ットされる。また“総括モード”°が適用可能であれば
要素１５２（ビットＡＤＯ）もまた１′′にセントされ
る。これはすべての局に共通な例えばアドレス“１１１
１１１１”のような特別のアドレス制御のちとに実現さ
れる。

要素１４６は割り込み制御論理回路を具えている。

ビットＥＳＯが値“′ｌ′でピントＡＬＳが値°“０″
”の時は、この要素は比較器からの一致信号の制御のも
とに割込要求信号を供給する。

通信動作は下記のように行なわれる。通信動作を始めよ
うとする局はまずビットＭＳＴ　、　ＴＲＸそしてＢＢ
を“ｌ“°にセットする。それらのｆｆｄｌ？卸のもと
に、データ制御要素１３４は直接データ回線の開始条件
を発生する。この開始符号（開始信号）を検出したすべ
ての局はビン１−ＢＢを１にセットし、それでそれらの
局はもはやマスクにはなり得ない。

このマスク局は次に第４図の手順に従って８ビットのデ
ータバイトを発生する。このバイトはデータ回線１３８
にバス１０６とレジスタ１２６を介して印加される。第
９ビツトは、データバス１０６を介して書き込まれるレ
ジスタ１０４内のまだ特定されていない３個のビットの
うちの１個で制御される。

２番目の開始符号のあとで、第６図に従った仲裁手順が
はじまる。仲裁動作完了後、仲裁に勝った局はマスク送
信機となりすべて他の局はスレーブの状態になる。すで
に記述したように、開始符号は関連局のフリップフロッ
プをセットする。このフリップフロップがセットされＭ
ＳＴ＝Ｏとなると、アドレス比較が可能状態にされ、゛
シフトクロック′°が再び形成されそれでビット計数器
（ＢＣＯ−ＢＢ２）が正確に計数を続ける。信号Ｃ７が
アドレス比較を行わせる。アドレスされた局はピント＾
ＡＳをセントし同時に選択される。次にマスク局とスレ
ーブ局間の通信がはじまり、ビットＴＲＸは次のデータ
バイトの転送方向を示す。最後にマスク局はそのデータ
制御要素１３４で第３図のような信号を発生させ、停止
符号（停止信号）を形成する。その結果ビットＰＩＮ　
とＢＢとはスレーブ局のビットＡＡＳとＡＤＯ同様リセ
ットされる。新しいマスクが次に自己がマスクであるこ
とを宣告することができるようになる。

【図面の簡単な説明】

第１図は２個の局の相互接続を示す図、第２図は２局間
のデータ転送のタイミングを示す図、 第３図と第４図はデータ転送の開始と停止とのタイミン
グを示す図、 第５図は複数のマスク局間のクロック信号の同期のタイ
ミングを示す図、 第６図は複数局間の仲裁のタイミングを示す図、第７図
は局のブロック線図、 第８図は双方向データ転送動作の説明図である。 ２０・・・クロック回線　　　２２・・・データ回線２
４．２６−ＶＩｌＤ用端子　　２８．３０　・・・抵抗
３２．３４・・・局３６，３８・・・ユニット４０．４
２，４４．４６・・・信号受信器（増幅器）４８．５０
，５２．５４・・・トランジスタ６４・・・データビッ
ト ７０．７２．７４・・・クロック信号 ７６．７８，８０．８２・・・高レベルから低レベルへ
の信号遷移 ８３．８４．８６．・・・低レベルから高レベルへの信
号遷移２００・・・クロック信号 ２０２、２０４．２０６・・・データ信号〔第７図で〕 ｌＯＯ・・・内部クロンク入力端子 １０２・・・状態語レジスタ １０４・・・周波数制御レジスタ １０６・・・内部データパス １０８・・・プログラマブルカウンタ １１０・・・８ビツトカウンタ １１２・・・マルチプレクサ １１６・・・クロック制御要素 １１８・・・クロック信号線 １２０・・・クロックフィルタ １２６・・・シフトレジスタ １２８・・・アドレスレジスタ １３４・・・データ制御要素　１３６・・・データフィ
ルタ１３８・・・データ信号線 １４２・・・バスビジー検出器 １４４・・・仲裁用論理要素 １４６・・・割り込み制御論理要素 １５０・・・ビットＡＡＳ要素　１５２・・・ビットへ
ＤＯ要素１５６・・・アドレス比較器 ＩＧｊ ＳＯＡＦＩＧ、２ ＦＩＧ、５ ２０８ＦＩＧ、６ ゝＲＤ／ＷＲ

Claims (1)

1. 【特許請求の範囲】 １、各々が第１論理値から第２論理値への前縁と前記第
   ２論理値から前記第１論理値への後縁とを持つ一連のク
   ロックパルスを受信するためのクロック端子と、 前記一連のクロックパルスの各々に同期し た一連のデータビットを伝送するためのデータ端子と、 前記クロック端子が前記第２論理値にある ときに、前記データ端子における前記第２論理値から前
   記第１論理値への信号遷移を検出する検出手段と、 前記検出手段の出力に応答して、当該通信 装置のアドレスのビットを前記データ端子で受信される
   データビットの所定数のビットと比較する比較手段と、 前記比較手段の出力に応答して、送信すべ きデータのビットを、当該データの各ビットの論理値が
   前記クロック端子で受信されるクロックパルスの内の対
   応するパルスのその両縁を含む第２論理値期間にわたっ
   て維持されるごとくにして、順次出力するデータ出力手
   段と、 前記データ出力手段から供給される前記送 信すべきデータの各ビットに応答して、前記データ端子
   を、供給されたビットが前記第１論理値を表す場合は当
   該データ端子が低出力インピーダンスを呈する一方、供
   給されたビットが前記第２論理値を表す場合は当該デー
   タ端子が前記低出力インピーダンスに比べて充分に高い
   出力インピーダンスを呈するごとくに、駆動する駆動手
   段と、 を具備することを特徴とする通信装置。 ２、前記データ出力手段が前記転送すべきデータを所定
   数のビットを単位として出力し、これら単位の各々には
   前記データ端子で確認ビットを受信するための少なくと
   も１個のビットセルが続き、データ出力手段は前記確認
   ビットが受信されたときのみ後続するデータビットの出
   力を可能にされることを特徴とする特許請求の範囲第１
   項に記載の通信装置。 ３、各々が第１論理値から第２論理値への前縁と前記第
   ２論理値から前記第１論理値への後縁とを持つ一連のク
   ロックパルスを受信するためのクロック端子と、 前記一連のクロックパルスの各々に同期し た一連のデータビットを伝送するためのデータ端子と、 前記クロック端子が前記第２論理値にある ときに、前記データ端子における前記第２論理値から前
   記第１論理値への信号遷移を検出する検出手段と、 前記検出手段の出力に応答して、当該通信 装置のアドレスのビットを前記データ端子で受信される
   データビットの所定数のビットと比較する比較手段と、 前記比較手段の出力に応答して、前記デー タ端子に現れる各データビットを、前記クロック端子に
   現れるクロックパルスに同期させて、当該通信装置に順
   次入力するデータ入力手段と、 を具備することを特徴とする通信装置。 ４、前記データ入力手段により前記データ端子における
   前記データビットの所定数のビットが入力される毎に、
   前記データ端子に確認ビットを供給するための少なくと
   も１個のビットセルを設ける確認手段を更に設けたこと
   を特徴とする特許請求の範囲第３項に記載の通信装置。