JPH03147045A - 同期化バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理システムと接続されたデータリンク
との間のデータ転送を与えるデータ処理システム用のチ
ャンネルに関し、詳細にはデータ処理チャンネルからデ
ータリンクへのデータ転送を同期化させるための同期化
回路に関する。

〔従来の技術〕

データ処理システムによるデータリンクを介してのデー
タ転送は、データリンクがそれを介しての、特殊なスタ
ート文字ではじまり、特定のストップ文字で終るデータ
メツセージに対し非同期で動作するスタート−ストップ
モードまたは送信および受信装置が特殊な同期化ビット
または文字パターンにより与えられるメツセージと互い
に同期して動作する同期モードのいずれかで行われる。

１８Ｍテクニカルディスクロジャパルティン［アシンク
ロナスマルチ−クロツタバイディレクショナルバッファ
コントロールＪ　　（ｖｏｌ、２４、Ｎｏ８．１９８２
年１月）ベージ４４０４において、異なる幅のデータ転
送インターフェースを有する２つの相対的に非同期のシ
ステム間での双方向転送を同期化させるようになったシ
ステムが論ぜられている。

米国特許第３１３４９６２号は２進デイジタルデ一タ信
号の直列伝送のための直列バッファを示している。この
装置は同期化伝送システム、すなわち送信および受信局
間で固定した標準ビット速度で動作する電話線、に対し
同期していないソースを整合させるためのバッファ手段
を与えている。

米国特許第４０７１８８７号は同期データ交換のための
双方向インターフェースを与える集積回路同期データア
ダプタを示している。このアダプタは内部制御およびフ
ァーストインファーストアウト（ＦＩＦＯ）バッファメ
モリを含むインターフェース論理を含んでおり標準同期
通信文字の同時送受信を可能にして直列データチャンネ
ルとマイクロプロセサンステムのような母線により構成
されるシステム並列双方向データ母線間でのデータ転送
を可能にしている。

米国特許第４３９５７５６号は自動郵便システムを開示
しており、このシステムは周辺装置と通信リンクをつく
る周辺コントローラインターフェース並びにシステムプ
ロセサの直列通信母線とこの周辺コントローラインター
フェースとを相互に接続させるインコンパチブルシステ
ムインターフエースを有している。このインコンパチブ
ルシステムプロセサがデータ信号の受信のための直列通
信母線のタイミング上の制約に適合不能とするためにフ
リップフロップが設けられる。

米国特許第４４１０９４２号はマネージバッファ、新し
いデータ転送モード、ｆｆ、制御およびエラ回復動作を
用いることにより、ホストに対し周辺装置が非同期で動
作しつるようにする周辺装置サブシステムを示している
。

米国特許第４６８６６９０号は同期データ受信回路を示
しており、これは、少くとも２フレームを記憶するに充
分な容量を有するデータメモリ内に受信データを一時的
に記憶した後にパターンマルチ回路でフレーム同期化信
号パターンを検出しそしてデータバッファに受信データ
のメツセージデータを記憶する。

米国特許第４７４８５８８号はソースシステムからのソ
ースデータを同期システムからのクロックと同期させる
ための回路構成を示している。このデータシンクロナイ
ザはＦＩＦＯバッファとして機能する。読取および書込
カウンタが設けられてデータ転送に寄与し、そしてリン
グカウンタまたはグレイコードカウンタとして与えられ
る。リングカウンタまたはグレイフードカウンタを利用
することにより、カウンタの状態のグリッチ（ｇｌｌｔ
ｃｈ）を伴わない検出が達成される。検出回路が読取お
よび書込カウンタの状態を比較して、同期化されるべき
データがバッファ内にあるかどうかを決定し、なければ
付加的データに対してバッファ位置が適用可能となる。

〔発明が解決しようとする課題〕

本発明の目的は非同期動作するデータ処理チャンネルか
らデータリンクへのデータ転送を同ＩＪ化する同期化バ
ッファを提供することである。

本発明の他の目的はチャンネルクロックが停止したとき
データリンクに遊び文字を置くだめの回路を提供するこ
とである。

本発明の他の目的はチャンネルクロックが再スタートし
たときデータリンクを介しての遊び文字の送出を停止し
データ処理チャンネルからデータ文字の送出を再開する
データ同期化バッファを提供することである。

本発明の他の目的はストップおよび再スタート動作中、
データ文字から遊び文字にそしてまたデータ文字への転
移中に適正なランニングディスバリテ（（ｒｕｎｎｉｎ
ｇ　ｄｉｓｐａｒｉｔｙ）を与えるためのディスパリテ
ィ制御回路を提供することである。

〔課題を解決するための手段〕

本発明はデータリンクを介したデータ転送をデータ処理
システムの非同期動作するデータチャンネルに同期させ
るデータ処理チャンネル用データ同期化バッファを提供
する。ＦＩＦＯ回路が利用され、チャンネルクロックが
与えられそしてデータリンクを介してデータを伝送する
ためのクロックによりアンロードされる。遊び発生器が
設けられる。これはチャンネルクロックが停止したとき
にデータリンクに遊び文字を置きそしてチャンネルクロ
ックが再開したとき遊び文字の送出を停止しデータチャ
ンネルからのデータ文字の送出を再開させる。更に同期
化制御回路が設けられる。これらはこの停止および再開
動作中それらの適正な値にランニングディスパリティを
維持する。

〔実施例〕

第１図は本発明に使用可能なデータ処理システム１０の
全体図である。データ処理システム１０はＩＢＭンステ
ム／３７０のようなコンピュータ１２と、データ入力お
よび出力を有する１個以」二のチャンネル１４を含んで
いる。チャンネル１４は周知のようにチャンネルプロセ
サ１６により制御しうる。チャンネル１４は入力／出力
装置１９からデータを受けそしてそこにデータを送るた
めのデータリンク１８を有する。この実施例ではデータ
リンク１８は装置１９とチャンネル１４の間でデータを
伝送するための入力ライン１８Ａとチャンネル１４から
装置１９にデータを送るための出力ライン１８Ｂを含む
。入力ライン１８Ａは非直列化回路２０に接続し、直列
化回路２２がチャンネル１４の出力に設けられてデータ
を直列化しそしてそれを出力ライン１８Ｂに出す。この
直列化／非直列化回路２２と２０は米国特許出願第０７
／１１４１７８号（出願臼１９８７年１０月２９日）に
示される直列化／非直列化回路に従って設計しうる。

チャンネル１４とそのチャンネルプロセサ１６はチャン
ネルクロック２４により制御され、直列化／非直列化回
路２２と２０および関連するデータ伝送機能は伝送バイ
トクロック（ＴＢＣ）２６と、受信バイトクロック（Ｒ
ＢＣ）２７により制御される。クロック２４，２６．２
７は同一速度で動作しないから、チャンネル１４と直列
化／非直列化回路２２と２０との間に同期化バッファ２
８と２９を設ける必要がある。この実施例ではチャンネ
ルクロック２４はＴＢＣ２６およびＲＢＣ２７と同じか
あるいはいく分高い速度で動作する。かくして、アウト
バウンド同期化バッファ２つはインバウンドについてと
同様にＩ１０装置１９ヘアウドバウンドライン１８Ｂを
介して伝送するために直列化回路２２によりアンロード
されるより高い速度でチャンネル１４によりロードされ
うる。アウトバウンド同期化バッファ２９はＴＢＣ２６
によりアンロードされるまで同期化バッファ２９へのデ
ータのローディングを停止させるためにチャンネルプロ
セサ１６にストップ信号を与える能力を含んでいる。ま
た、データがチャンネル１４によって同期化バッファ２
９に送られないのであれば、同期化バッファ２９はアウ
トバウンドライン１８Ｂに遊び文字を置き、データリン
ク１８のアウトバウンド部分を同期化させたままとする
。

第２図は第１図のアウトバウンド同期化バッファ２９を
通るデータの流れを示すブロック図である。この実施例
における同期化バッファ２９のすべてのレジスタとラッ
チはレベル感応スキャン設計（ｌｅｖｅｌ　５ｅｎｓｉ
ｔｉｖｅ　ｓｃａｎｄｅｓｉｇｎ）　Ｌ　Ｓ　Ｓ　Ｄシ
フトレジスタラッチである。周知のようにシフトレジス
タラッチはＬｌおよびＬ２極性保持回路を有する。夫々
の極性保持回路は独立したＬｌおよびＬ２クロックを有
する。ＬｌおよびＬ２クロックは共通の発振信号から発
生され、Ｌ１クロックがＬ２クロックの補数となる。チ
ャンネルクロック２４はチャンネルハードウェアの休止
に同期して動作するＬｌ／Ｌ２対である。ＴＢＣ２６も
直列化回路２２に同期して動作するＬｌ／Ｌ２対である
。分割クロック（図示せず）は、サイクル毎に状態を変
化するラッチのＬｌおよびＬ２出力で正常のクロックを
ゲートすることにより通常のチ、ヤンネルおよび伝送バ
イトクロック２４と２６から発生される。このクロック
ゲートは交互のクロックサイクルで活性であるＬｌおよ
びＬ２クロックを発生する。これら分割クロックはＬ１
クロックの立下りからＬ２クロックの立上りまでに１サ
イクルの不活性時間があるように配列される。第３図は
Ｌ１クロックとその補数であるＬ２クロックの波形のタ
イミング図である。第１分割クロックしＩＸとＬ２Ｘが
示されている。第３図は第１分割クロックＬＩＹとＬ２
Ｙを含んでおり、それらの使用については第４Ａ図の同
期ラッチ８８゜８９．９０．９１に関連して説明するこ
とにする。

第２図は４個の多ビツト文字レジスタ３０゜３１．３２
．３３を含んでおり、これらは共に並列母線３４から多
ビツト文字をロードするための第１ＦＩＦＯ回路を形成
する。文字はこのＦＩＦＯ回路からマルチプレクサ３６
を介して出力レジスタ３８にアンロードされ、この出力
レジスタは第１図の直列化回路２２に並列データビット
を伝送するために並列出力母線４０に接続する。

チャンネル１４からの入力母線３４上の多ビツト文字は
米国特許第４４８６７３９号に開示される様式でコード
化された１個のランニングディスパリティ（ｒｕｎｎｉ
ｎｇ　ｄｉｓｐａｒＨｙ）ビットを含む１０ビット文字
でありうる。レジスタ３０〜３３へのアクセスは夫々信
号＋ＡＬＤ、＋ＢＬＤ、　十〇ＬＤ。

＋ＤＬＤをロードすることにより動作可能となるゲート
４２．４３．４４．４５により制御される。

レジスタ３０〜３３にロードされる文字のＡ、　　Ｂ。

Ｃ，Ｄ、Ｅ、Ｆ、Ｇ、Ｈ，Ｊで示される１０個のビット
が１０×５マルチプレクサ３６を通される。

このマルチプレクサ３６は夫々レジスタ３０〜３３内の
データ文字をアンロードするためのアンロード信号＋Ａ
ＵＬ、＋ＢＵＬ、＋ＣＵＬ。

＋ＤＵＬにより動作可能とされる。後述する遊び発生器
４８により発生される遊び文字も送信遊び信号＋Ｓｌに
よりマルチプレクサ３６でマルチプレクス処理される。

１０ビツト母線５０は文字ビットが前述したように出力
母線４０を介して直列化回路２２に供給されうるように
マルチプレクサ３６を通り出力レジスタ３８に通される
１０文字ビットを与える。

ＦＩＦＯレジスタ３０〜３３に記憶される夫々の文字の
ランニングディスパリティビットはこれらレジスタの最
終ビット位置に記憶され、そして２Ｘ４ＡＮＤ１０Ｒ回
路５２に与えられる。夫々のディスパリティビットは夫
々のディスパリティチエツク信号子ＡＤＣ，十ＢＤＣ，
十ＣＤＣ。

＋ＤＤＣと共に回路５２内のＡＮＤゲートに与えられる
。回路５２の１個のＡＮＤゲートのみが一時に動作可能
とされること、および回路５２の出力が最終ディスパリ
ティチエツク信号により呼び出されるデータ文字に関連
したランニングディスパリティの値を有することは明ら
かである。２×４ＡＮＤ１０Ｒ回路５２の出力は２Ｘ２
ＡＮＤ１０Ｒ回路５４の１個のＡＮＤゲートとＥｘｃｌ
ｕｓｉｖｅＯＲゲート５６の１個の入力に与えられる。

２Ｘ２ＡＮＤ１０Ｒ回路５４の出力は０ＵＴＤ　Ｉ　Ｓ
　Ｐと記された１ビツトラツチ５８の入力に接続する。

０ＵＴＤ　Ｉ　ＳＰクラッチ８の出力はＥｘｃｌｕｓｉ
ｖｅＯＲゲート５６の１個の入力および遊び文字発生器
４８の１個の入力に与えられ、そしてインバータ６０を
介して２Ｘ２ＡＮＤ１０Ｒ回路５４の第２ＡＮＤゲート
の１個の入力に与えられる。遊び文字発生器４８に入る
０ＵＴＤ　Ｉ　ＳＰクラッチ８からのディスパリティピ
ットは２個の遊び文字の内のどれが遊び文字発生器４８
により発生されてマルチプレクサ３６に入力されるかを
決定する。上記米国特許第４４８６７３９号に示される
ようにデータ文字列のランニングディスパリティがＯ近
辺に維持されるように特殊な遊び文字の２つの形が発生
される。インバータ６０からの反転されたＯＵＴＤＩＳ
Ｐビツトは上記の送信遊び信号子ＳＩでＡＮＤ処理され
る。回路５２からの最後にロードされた文字のランニン
グディスパリティビットは非送信遊び信号−８ＩでＡＮ
Ｄ処理される。Ｅｘｃｌｕｓｉｖｅ　−ＯＲゲート５６
の出力はＤＩＳＰＯＫ信号を与える。この信号の使用に
ついては後述する。出力レジスタ３８と ０ＵＴＤ　Ｉ　ＳＰクラッチ８は共にＴＢＣ２６でクロ
ックされる。かくして、Ｅｘｃｌｕｓｉｖｅ　−０，Ｒ
ゲート５６からのＤ　Ｉ　Ｓ　ＰＯＫ信号は０ＵＴＤ　
Ｉ　Ｓ　Ｐラッチ５８が回路５２からの最終ディスパリ
ティビットの補数を含むときにのみ動作可能となる。

第４Ａ、４Ｂ図はｔｔｊＡａ　−ａで接続されて第１図
の同期化バッファ２９の制御回路を形成する。第４Ａ、
４Ｂ図のこの制御回路は第１図のＴＢＣ２６でクロック
されるＴＢＣカウンタラッチ６５と第１図のチャンネル
クロック２４でクロックされるＴＢＣ同期カウンタラッ
チ６６を含む。ラッチ６５と６６の夫々は第２図のレジ
スタ３０〜３３の数に対応する２ビツトラツチである。

回路２９のＦＩＦＯにこれ以上のデータレジスタが含ま
れる場合にはラッチ６５と６６がそれに対応するより大
きな値を計数する必要があることは明らかである。ラッ
チ６５と６６の夫々の出力はグレイカウントデコーダ（
ｇｒａｙ　ｃｏｕｎｔ　ｄｅｃｏｄｅｒ）　６８と６９
に接続する。これらデコーダの出力は夫々ゲート７２と
７４を介してラッチ６５と６６の入力に接続する。この
回路構成は夫々ゲート７２と７４を動作可能にすること
により中断され再スタートされうる値を有する安定カウ
ンタを形成する。

このため、ラッチ６５と６６はカウンタとなる。

ＴＢＣカウンタ６５は動作可能とされたときＴＢＣクロ
ックを計数し、ＴＢＣ同明カウンタ６６はゲート７４で
動作可能とされたときチャンネルクロックを計数するこ
とは明らかである。

ＴＢＣカウンタ６５の出力も夫々セット／リセットラッ
チ７８，７９，８０．８１のセット入力に接続する。ラ
ッチ７８〜８］は第１図のレジスタ３０〜３３か空であ
るかどうかを示すものである。ラッチ７８〜８１の夫々
はその対応するレジスタ３０〜３３が空のときセットさ
れ、前述のようにそれにデータワードかロードされると
きりセツトされる。またデコーダ７６の出力は夫々ＡＮ
Ｄゲート８２．８３，８４．８５の一方の入力に接続す
る。ＡＮＤゲート８２〜８５は後述するデイゲート（ｄ
ｅｇａｔｉｎｇ）信号で動作可能となる。

ＡＮＤゲート８２〜８５の出力は第１図で述べたように
夫々アンロード信号十ＡＵＬ、　　十ＢＵＬ。

＋ＣＵＬ、＋ＤＵＬを与える。

空ラッチ７８〜８１の出力は夫々同期化ラッチ８８．８
９，９０．９１に接続する。同期化ラッチ８８〜９１は
分割チャンネルクロックによりクロックされてラッチ８
８〜９１からチャンネルクロック２４への空信号を同期
化する。同期化ラッチ８８〜９１の設計については第５
図において更に述べる。同期化ラッチ８８〜９１の出力
は夫々ＡＮＤゲート９２．９３．９４．９５の一方の入
力に接続する。ＴＢＣ同期カウンタ６６の出力は２−４
デコーダ９８に接続する。このデコーダの出力は夫々Ａ
ＮＤゲート９２〜９５の他方の入力に接続する。ＴＢＣ
同期カウンタ６６が計数を行うと、ＡＮＤゲート９２〜
９５はデコーダ９８の出力により順次動作可能とされる
ことは明らかである。ＡＮＤゲート９２〜９５の出力は
多入力ＯＲゲート９６の入力に接続し、このゲートの出
力はＴＢＣ３ＹＮＣＯＫ信号を与える。このＴ、ＢＣ５
ＹＮＣＯＫ信号はチャンネルプロセサ１６に、アウトバ
ウンド同期化バッファ２９の他のデータ文字の受は入れ
準備が出来ていることを知らせる。ＯＲゲート９６の出
力もゲート７４に接続し、このゲート７４は前述のよう
にＴＢＣ同期カウンタ６６がグレイカウントレジスタ６
つの値を増加させてデコーダ９８の次の出力を付勢しう
るようにする。ＡＮＤゲート９２〜９５の出力は夫々ロ
ード信号＋ＡＬＤ、　　十ＢＬＤ、＋ＣＬＤ。

＋ＤＬＤを与えるが、これら信号については第２図で述
べた。ＡＮＤゲート９２〜９５の出力は空ラッチ７８〜
８１のリセット端子に夫々接続してそれらの対応するデ
ータレジスタ３０〜３３が夫々のロード信号によりロー
ドされる時にラッチ７８〜８１をリセットする。

空ラッチ７８〜８１の出力はそれらの内の３個以上のシ
ーケンスがセットされるとき２×２ＡＮＤ１０Ｒ回路１
００が動作可能となるように回路１００のＡＮＤゲート
入力に腰続する。第４Ａ図に示すように、Ａ空うッチ７
８とＣ空うッチ８０の出力は２ｘ２ＡＮＤ１０Ｒ回路１
００の第１ＡＮＤゲートに接続し、Ｂ空うッチ７９とＤ
空うッチ８１の出力は２Ｘ２ＡＮＤ１０Ｒ回路１００の
第２ＡＮＤゲートの入力に接続する。かくしてＡレジス
タ３０とＣレジスタ３２が共に空またはＢレジスタ３１
とＤレジスタ３３が共に空であると回路１００の出力が
動作可能とされる。

回路１００はチャンネルストップクロック条件があるか
どうかあるいは空ラッチ７８〜８１の無効のシーケンス
はずれ状態があるかどうかを検出する。

第４Ａ、４Ｂ図の制御回路は更にチャンネルプロセサ１
６からスタートコマンドを受けるための入力１０２とス
トップ条件がこの制御回路により検出されたときチャン
ネルプロセサ１６にストップ信号を与えるための出力端
子１０４を含む。スタートラッチ１０６はチャンネルク
ロック２４によりクロックされ、スタート同期ラッチ１
０８はＴＢＣ分割クロックによりクロックされる。スト
ップラッチ１１０が設けられ、これはＴＢＣクロック２
６によりラッチされそしてストップ同期ラッチ１１２は
チャンネル分割クロックによりクロックされる。スター
トラッチ１０６は入力１０２からのスタート信号をラッ
チし、ＯＲゲート１１４に入れる。このゲートの出力は
ＡＮＤゲート１１５に入力される。ＡＮＤゲート１１５
はインバータ１１６により反転されているストップ同期
ラッチ１１２の出力により動作可能とされる。

スタートラッチ１０６の出力はＯＲゲート１１４の第２
入力に接続すると共にスタート同期ラッチ１０８の入力
にも接続する。スタート同期ラッチ１０８の出力はイン
バータ１１８により反転される。インバータ１１８の出
力はＡＮＤゲート１２０の一方の入力に接続される。Ａ
ＮＤゲート１２０の出力はストップラッチ１１０の入力
に接続する。ストップラッチｌｌＣｌの出力はＡＮＤゲ
−ト１２０の第２入力に接続すると共にストップ同期ラ
ッチ１１２０入力に接続する。ストップラッチ１】０の
出力は送信遊び信号＋ＳＮであり、これは第２図で述べ
たように遊び文字発生器４８で発生された遊び文字をマ
ルチプレクサ３６を通じて出力レジスタ３８に通す。ス
トップラッチ１１０の出力は第２図のＥｘｃｌｕｓｉｖ
ｅ　−ＯＲゲート５６からのＤＩＳＰＯＫ信号を受ける
非反転入力を有するＯＲゲート１２５の反転入力に接続
する。

ＡＮＤゲート１２５の出力はゲート７２に接続してＴＢ
Ｃカウンタ６５を動作可能にしそれによりデコーダ回路
７６の出力信号を進めさせる。かくして、ＴＢＣカウン
タ６５が、ディスパリティがＯＫであるときあるいはチ
ャンネルクロックが停止されないときカウントをスター
トすることは明らかである。ストップラッチ１１０の出
力はインバータ１２６によっても反転される。インバー
タ１２６の出力はＡＮＤゲート８２〜８５を動作可能に
することによりアンロード信号をデイゲートするために
用いられる。インバータ１２６の出力はまた非送信遊び
信号−５ｌを与え、これは第２図の２Ｘ２ＡＮＤ１０Ｒ
回路５４に接続する。従ってＡＮＤゲート８２〜８５か
らマルチプレクサ３６の対応する入力を介して生じるこ
のアンロト信号はチャンネルクロックが停止されない（
非送信遊び信号−８ｌが動作可能とされる）とき動作ｉ
ｉＪ能とされることは明らかである。

第４Ａ、４Ｂ図の制御回路はチャンネルプロセサ１６か
ら入力端子１０２への信号によりはじめからあるいは成
る再試行動作後に正常動作モードについてスタートされ
る。次のチャンネルクロックでこのスタート信号はスタ
ートラッチ１０６にラッチされる。次のＴＢＣ分割クロ
ックでこのスタート信号はスタート同期ラッチ１０８に
ラッチされ、このラッチ１０８の反転条件が次のＴＢＣ
クロックでストップラッチ１１０をリセットする。

ストップラッチ１１０がリセットされるとＯＲゲート１
２５はオンとなりカウンタ６５を動作可能とする。同期
化バッファ２９が動作モードとなると、データ文字はチ
ャンネルクロックによりＦＩＦＯレジスタ３０〜３３に
ロードされモしてＴＢＣクロックでアンロードされるの
であり、アンロードされつつあるデータ文字のランニン
グディスパリティが動作可能とされた一ＳＩ信号により
回路１００を通じてＯＵＴＤＩＳＰラツチ５８にラッチ
される。

前述のように、チャンネルストップクロック条件は２ｘ
２ＡＮＤ１０Ｒ回路１００により検出され、これがＯＲ
ゲート１２１をオンにし、次のＴＢＣクロックでストッ
プラッチ１１０をセットする。チャンネルストップクロ
ック条件で送信遊び信号子ＳＩが動作可能とされそして
非送信遊び信号−３ｌが動作不能とされる。０ＵＴＤ　
Ｉ　Ｓ　Ｐラッチ５８にラッチされた最後のランニング
ディスパリティビットは遊び文字発生器４８により適正
なディスパリティを現在動作可能とされた＋ＳＩ信号に
よりマルチプレクサ３６を通じて出力レジスタ３８に置
くようにして遊び文字を発生させるために用いられる。

インバータ６０は０ＵＴＤＩ　ＳＰクラッチ８からのデ
ィスパリティビットを反転させ、これが次のＴＢＣクロ
ックで０ＵＴＤＩ　ＳＰクラッチ８にラッチされるべき
動作可能とされた＋Ｓｌ信号により回路５４を通される
。このように、ディスパリティビットは０と１の間で交
番させて、遊び文字発生器４８で発生されつつある遊び
文字を交番させる。このように、チャンネルストップク
ロック条件が検出された後に適正なディスパリティの遊
び文字がアウトバウンドリンク１８Ｂに置かれる。リン
ク１８Ｂの受信端はチャンネルストップクロック条件の
結果としていずれのコードバイオレーションも検出しな
い。しかしながら１フレームの伝送中にチャンネルスト
ップクロック条件が生じると短縮されたフレームが検出
されることになりつる。

成るスキャンそしてまたはリカバリ作用後にチャンネル
クロック２４は再スタートされる。前述のように、制御
ロジックは残りのフレームデータを排除するためにＴＢ
Ｃ３ＹＮＣＯＫ信号を発生を開始する。一般にフレーム
データが排除された後に遊び文字がチャンネルプロセサ
１６によって第１図の並列母線３４を介してアウトバウ
ンド同期化バッファ２９に送られる。この間、すなわち
再スタートモードにおいてストップラッチ１１０はセッ
トされたままである。またこの再スタートモードでディ
スパリティがＥｘｃｌｕｓｌｖｅ　−ＯＲゲート５６に
より正しいとされると、新しいデータ文字が、ＴＢＣカ
ウンタ６５が動作可能となるとＦＩＦＯデータレジスタ
３０〜３３にロードされる。しかしながらこの期間にお
いてはアンロード信号は動作不能−５ｌ信号により動作
不能とされそしてＦＩＦＯレジスタ３０〜３３間の文字
は捨てられる。また再スタート中に正しいディスパリテ
ィの遊び文字が動作可能＋Ｓｌ信号により出力レジスタ
３８に対しマルチプレクス処理される。

データ文字が捨てられるつつあってもそれらのディスパ
リティピットはＥＸＣＩ　ｕｓ　Ｉｖｅ　−ＯＲゲート
５６により検査されつつあることがわかる。

０ＵＴＤ　Ｉ　ＳＰラッチ５８にすでにラッチされてい
る遊び文字発生器４８からのディスパリティピットが最
後に呼び出された文字のランニングディスパリティピッ
トに一致すると（すなわちラッチされたビットが１つの
状態にあり、文字ピットが反対の状態にあると、ＤＩＳ
ＰＯＫ信号が動作可能とされ、そして遊び文字発生器４
８により発生された遊び文字のディスパリティがデータ
レジスタ３０〜３３内の文字のランニングディスパリテ
ィと同期または整合する。

ディスパリティが一致しないと、ＤＩＳＰＯＫ信号は動
作不能とされ、ＴＢＣカウンタ６５を動作不能にし、そ
れによりディスパリティが整合するまでＴＢＣカウンタ
６５を停止させることがわかる。このようにディスパリ
ティを整合させるに適した時間だけ待機した後に、チャ
ンネルプロセサ１６は入力端子１０２にスタート信号を
送ることによりストップラッチ１１０をリセットし、そ
れによりアウトバウンド同期化バッファ２９をその正常
の動作モードにもどす。

第５図は同期ラッチ８８〜９１の内の１個の構成を示す
。同期ラッチ８８〜９１の夫々は一対のＬｌ／Ｌ２ラッ
チ１５０と１５１を含む。ラッチ対１５０，１５１はデ
ータがＬ１ラッチのＤ入力に同時に入るように並列に接
続される。対１５０のＬ１ラッチは第３図のＬＩＸ分割
クロックでクロックされる。対１５０のＬ２ラッチは第
３図のＬ２Ｘクロックでクロックされる。図示のように
、対１５１のＬ１ラッチは第３図のＬＩＹクロックでク
ロックされ、Ｌ２ラッチはＬ２Ｙクロックでクロックさ
れる。ラッチ対１５０，１５１の出力はＯＲゲート１５
２に接続し、このゲートの出力がその夫々の同期ラッチ
の出力となる。このように、ラッチ対１５０．１５１は
互いに１クロックサイクルだけオフセットした、異なっ
た分割クロック対を用いる。前述のように対１５０と１
５１のラッチは同一のデータ入力を有し、それらの出力
はＯＲゲート１５２によりＯＲ処理される。この構造は
クロックサイクル毎に非同期信号をサンプリングし、そ
の間、第３Ａ、３Ｂ図夫々のＬｌおよびＬ２クロック間
の不安定性待ち時間（５ｅｔ−ａｓｌａｂｌｌｉｔｙ　
ｖａｎ　ｔｉｍｅ）を拡大する。

ＦＩＦＯの深さ（ｄｅｐｔｈ）は同期ラッチ８８〜９１
の不安定性待ち時間によりきまる。第１表は第２．４Ａ
、４Ｂ図のラッチを示しそしてそれらラッチに含まれる
ビットの数とそれらのクロックを示している。

ネーム Ａ　ＲＥＧ 　ＲＥＧ 　ＲＥＧ Ｄ　Ｉ？ＥＣ ＯυＴ　ｌ？ＥＣ Ｏ［ＩＴ　ＤＩＳＰ ＴＢＣＣＮＴ Ａ　ＥＭＰＴＹ Ｂ　ＥＭＰＴＹ ＣＥＭＰＴＹ ＯＥＭＰＴＹ ＾５Ｙ）Ｉｃ 　５ＹＮＣ ５ＹＮＣ ５ＹＮＣ ＴＢＣ５ＹＮＣＣＮＴ Ｓ丁ＡＲＴ ＳＴＡｌ？Ｔ　５ＹＮＣ ＳＴＯＰ ＳＴＯＰ　５ＹＮＣ クロック Ｃ）ＩＡＮＮＥＬ ＣＩＩＡＮＮＥＬ ＣＨＡＮＮＥＬ ＣＨＡＮＮＥＬ ＴＢＣ ＴＢＣ ＴＢＣ ＳＥＴ／ＲＥＳＥＴ ＳＥＴ／Ｉ？ＥＳＥＴ ＳＥＴ／！？ＥＳＥＴ ＳＥＴ／ＲＥＳＥＴ ＣＨＡＮＮＥＬ−ＳＰＬＩＴ ＣＨＡＮＮＥＬ−９ＰＬＩＴ ＣＩＩＡＮＮＥＬ−８ＰＬＩＴ ＣＨＡＮＮＥＬ−８ＰＬＩＴ ＣＩＩＡＮＮＥＬ ＣＨＡＮＮＥＬ ＴＢＣ−８ＰＩ、１丁 ＴＢＣ Ｃ１＋＾ＮＮＥＬ−ＳＰＬＩＴ 第１図のインバウンド同期化バッファ２５は、遊び文字
発生器４８とそれに関連したディスパリティチエツクお
よび制御回路のない第２−５図について述べたアウトバ
ウンド同期化バッファ２９と同じでもよいことがわかる
。

また、ここに示す同期化バッファについて用いられるＬ
ＳＳＤ回路以外の技術を用いることが出来ることも明ら
かである。更にデータ文字のランニングディスパリティ
値はデータレジスタ３０〜３３の夫々にランニングディ
スパリティピットを記憶する以外に、適当な回路により
シ１−算することが出来る。

〔発明の効果〕

本発明のデータリンクでは送信器と受信器の双方がその
リンクを介して知覚可能（ｉｎｔｅｌ　ｌ１ｇ１ｂｌｅ
）なデータ文字を常に送ることにより連続間ｍ＋動作を
行うようにされる。メツセージフレームが送られていな
いときには遊び文字が送られてデータリンクを同期状態
に維持する。データリンクの端における送信器および受
信器は常にデータリンクと正しく同期して動作しないか
ら、データ送信器とデータリンクの間およびデータ受信
器とデータリンクの間に夫々１個ずつ一対のデータ同期
化バッファを設ける必要がある。

【図面の簡単な説明】

第１図はチャンネル、データリンクおよびインバウンド
同期化バッファおよびチャンネルとデータリンクの間の
アウトバウンド同期化バッファを何するデータ処理シス
テムの全体図、 第２図は第１図のアウトバウンド同期化バッファにおけ
るデータの流れを示すブロック図、第３図は第１図のア
ウトバウンド同期化バッファの種々のラッチを駆動する
ために用いられるクロックの波形を示すタイミング図、 第４Ａ、４Ｂ図は線ａ−ａで接続して第１図のアウトバ
ウンド同期化バッファの制御回路のブロック図を形成す
る図、 第５図は第４Ａ図の同期化ラッチの内の１個の構成を示
すブロック図である。 １０・・・データ処理システム、１２・コンピュタ、１
４・・・チャンネル、１６・・・チャンネルプロセサ、
１８・・・データリンク、１９・・・入力／出力装置、
２０・・・非直列化回路、２２・・・直列化回路、２４
・・・チャンネルクロック、２６・・・伝送バイトクロ
ック（ＴＢＣ）　、２７・・・受信バイトクロック（Ｒ
ＢＣ）　、２８．２９・・・同期化バッファ、３０〜３
３・・多ビツト文字レジスタ、３４・・・並列母線、３
６・・・マルチプレクサ、３８・・・出力レジスタ、４
０・・・並列出力母線、４８・・・遊び文字発生器。

Claims (1)

1. 【特許請求の範囲】 １、下記要件を含む、チャンネルからのデータ文字をデ
   ータリンクに置くための同期化バッファ回路。 データ文字を受けるための入力とデータリンクに接続さ
   れた出力を有するファーストインファーストアウト（Ｆ
   ＩＦＯ）バッファ； 上記ＦＩＦＯを満すための第１クロック； 上記ＦＩＦＯを空にするための第２クロック；上記ＦＩ
   ＦＯの上記出力に接続する遊び文字（アイドルキャラク
   タ）発生器； 上記第１クロックに接続された入力を有し、上記第１ク
   ロックが停止していることを検出したとき、上記データ
   リンク上に上記遊び文字発生器により発生された遊び文
   字を置くための検出手段。 ２、前記第１クロックが再スタートしたとき前記ＦＩＦ
   Ｏのアンローディングを再スタートさせるための再スタ
   ート手段と、 上記ＦＩＦＯに接続された第１入力と前記遊び文字発生
   器に接続された第２入力とを有し、データ文字のランニ
   ングディスパリティが上記遊び文字発生器からの遊び文
   字と同期したとき、上記遊び文字の代りにデータ文字を
   前記データリンクに置くためのディスパリテイ同期化手
   段と、 を更に含む請求項１記載の同期化バッファ回路。 ３、前記ＦＩＦＯバッファは下記要件を含む請求項１記
   載の同期化バッファ回路。 複数のデータレジスタ； 前記第１クロックに接続され、上記データレジスタを順
   次ロードする順次ロード信号を発生する第１カウンタ； 前記第２クロックに接続され、上記データレジスタを順
   次アンロードする順次アンロード信号を発生するための
   第２カウンタ； 夫々のデータレジスタについて１個設けられ、そして上
   記ロード信号の１個によりセットされてそのデータレジ
   スタが空であることを示し、そして上記アンロード信号
   の１個によりリセットされてそのデータレジスタが空で
   ないことを示す、複数の空レジスタ。 ４、前記ロード信号とアンロード信号の不安定持ち時間
   を同期化するための同期化ラッチ手段を更に含む請求項
   ３記載の同期化バッファ回路。 ５、前記検出手段は前記空ラッチに接続され、前記デー
   タレジスタの内の少くとも３個が空となることを検出す
   るためのゲート手段を含む請求項３記載の同期化バッフ
   ァ回路。 ６、前記ゲート手段は更に上記データレジスタがシーケ
   ンスをはずれてロードされているかどうかを検出する請
   求項５記載の同期化バッファ回路。 ７、前記検出手段は更に、前記ゲート手段に接続された
   入力と前記第２カウンタに接続された出力とを有し、前
   記第１カウンタが停止されるとき上記第２カウンタを停
   止させるストップ信号を発生するためのストップラッチ
   手段を含む請求項６記載の同期化バッファ回路。 ８、前記データレジスタの夫々に接続された入力と、 前記遊び文字発生器に接続された入力と、 前記ストップラッチがストップ信号を発生しないとき上
   記データレジスタを順次マルチプレクス処理し、上記ス
   トップラッチ手段がストップ信号を発生するとき上記遊
   び文字をマルチプレクス処理するように、前記アンロー
   ド信号とストップ信号を受けるためのマルチプレクサ制
   御入力と、を有するマルチプレクサ手段を更に含む、 請求項７記載の同期化バッファ回路。 ９、前記ディスパリテイ同期化手段は更に、前記マルチ
   プレクサ手段を通じてマルチプレクス処理された最後の
   データレジスタの内容のランニングディスパリティを検
   出するためのランニングディスパリティ検出器を含み、
   前記遊び文字発生器は上記ディスパリテイ検出器に接続
   されて、それにより検出されるディスパリテイに対し逆
   のディスパリテイをもつ遊び文字を発生する請求項８記
   載の同期化バッファ回路。 １０、前記データレジスタの夫々はランニングディスパ
   リティビットを記憶し、前記ストップラッチ手段は更に
   非送信遊び信号を発生し、前記ランニングディスパリテ
   ィ検出器は第２ゲート手段を有し、この第２ゲート手段
   は、上記データレジスタのすべてに接続された入力と、
   前記非送信遊び信号を受ける入力とを有し、前記アンロ
   ード信号によりアンロードされた最後のデータレジスタ
   のランニングディスパリティが、上記非送信遊び信号に
   より、前記第２ゲート手段とＯＵＴＤＩＳＰラッチとを
   通され、その ＯＵＴＤＩＳＰラッチは、上記第２ゲート手段からのラ
   ンニングディスパリティビットをラッチする前記第２ゲ
   ート手段の出力に接続されている請求項９記載の同期化
   バッファ回路。 １１、前記第２カウンタと前記マルチプレクサ手段の間
   に接続された第３ゲート手段を更に有し、その第３ゲー
   ト手段は前記ストップラッチ手段に接続された入力を有
   し、このストップラッチ手段は、前記ストップ手段検出
   手段が前記第１クロックの停止を検出したときに、前記
   第２カウンタから上記マルチプレクサ手段への前記アン
   ロード信号を阻止する、請求項１０記載の同期化バッフ
   ァ回路。 １２、インバータと第４ゲート手段を更に含み、 前記インバータは、前記遊び文字発生器により発生され
   た遊び文字のディスパリテイを反転させるものであり、 前記第４ゲート手段は、前記第２ゲート手段と前記ＯＵ
   ＴＤＩＳＰラットとの間にあって、上記第２ゲート手段
   の出力に接続された第１入力と、前記ストップラッチか
   ら前記非送信遊び信号を受けるための第２入力と、上記
   インバータに接続された第３入力と、上記ストップラッ
   チからの前記送信遊び信号を受けるための第４入力と、
   上記ＯＵＴＤＩＳＰラッチの入力に接続された出力とを
   有し、 上記非送信遊び信号が発生されたとき前記第２ＡＮＤゲ
   ートからのランニングディスパリティビットが前記第４
   ＡＮＤゲートを通って上記 ＯＵＴＤＩＳＰラッチへ至り、そして上記送信遊び信号
   が上記ストップラッチにより発生されたとき、前記遊び
   文字発生器からの反転したディスパリテイビットが前記
   第４ＡＮＤゲートを通って上記ＯＵＴＤＩＳＰラッチへ
   至る、請求項第１１記載の同期化バッファ回路。 １３、下記要件を更に含む請求項１２記載の同期化バッ
   ファ回路。 前記第２ゲート手段に接続された第１入力と、前記ＯＵ
   ＴＤＩＳＰラッチに接続された第２入力と、このＯＵＴ
   ＤＩＳＰラッチにラッチされた１つのビットが上記第２
   ゲート手段からのビットとは反対の状態を有するときＤ
   ＩＳＰＯＫ信号を発生する出力と、を有する第５ゲート
   手段；上記ストップラッチの出力と前記第２カウンタと
   の間にあって、上記ストップラッチの出力に接続された
   第１入力と、上記第５ゲート手段の出力に接続されて上
   記ＤＩＳＰＯＫ信号を受ける第２入力と、上記第２カウ
   ンタに接続された出力とを有し、 上記第２カウンタが、上記ストップラッチが送信遊び信
   号を発生するかあるいは上記第５ＡＮＤゲートが上記Ｄ
   ＩＳＰＯＫ信号を発生しないとき停止し、それにより、
   前記遊び文字発生器がデータリンクに置かれるべき遊び
   文字を発生しているときあるいは前記ＦＩＦＯからアン
   ロードされているデータ文字のランニングディスパリテ
   ィビットがデータリンクに最後に置かれた遊び文字と同
   期しないとき、第２カウンタを停止する、第６ゲート手
   段。