JPH0748194B2 - 同期化バッファ回路 - Google Patents
同期化バッファ回路Info
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- JPH0748194B2 JPH0748194B2 JP2258775A JP25877590A JPH0748194B2 JP H0748194 B2 JPH0748194 B2 JP H0748194B2 JP 2258775 A JP2258775 A JP 2258775A JP 25877590 A JP25877590 A JP 25877590A JP H0748194 B2 JPH0748194 B2 JP H0748194B2
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- signal
- data
- latch
- idle
- clock
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理システムと接続されたデータリンク
との間のデータ転送を与えるデータ処理システム用のチ
ャンネルに関し、詳細にはデータ処理チャンネルからデ
ータリンクへのデータ転送を同期化させるための同期化
回路に関する。
との間のデータ転送を与えるデータ処理システム用のチ
ャンネルに関し、詳細にはデータ処理チャンネルからデ
ータリンクへのデータ転送を同期化させるための同期化
回路に関する。
データ処理システムによるデータリンクを介してのデー
タ転送は、データリンクがそれを介しての、特殊なスタ
ート文字ではじまり、特定のストップ文字で終るデータ
メッセージに対し非同期で動作するスタート−ストップ
モードまたは送信および受信装置が特殊な同期化ビット
または文字パターンにより与えられるメッセージと互い
に同期して動作する同期モードのいずれかで行われる。
タ転送は、データリンクがそれを介しての、特殊なスタ
ート文字ではじまり、特定のストップ文字で終るデータ
メッセージに対し非同期で動作するスタート−ストップ
モードまたは送信および受信装置が特殊な同期化ビット
または文字パターンにより与えられるメッセージと互い
に同期して動作する同期モードのいずれかで行われる。
IBMテクニカルディスクロジャバルティン「アシンクロ
ナスマルチ−クロックバイディレクショナルバッファコ
ントロール」（vol.24、No8,1982年１月）ページ4404に
おいて、異なる幅のデータ転送インターフェースを有す
る２つの相対的に非同期のシステム間での双方向転送を
同期化させるようになったシステムが論ぜられている。
ナスマルチ−クロックバイディレクショナルバッファコ
ントロール」（vol.24、No8,1982年１月）ページ4404に
おいて、異なる幅のデータ転送インターフェースを有す
る２つの相対的に非同期のシステム間での双方向転送を
同期化させるようになったシステムが論ぜられている。
米国特許第3134962号は２進ディジタルデータ信号の直
列電送のための直列バッファを示している。この装置は
同期化伝送システム、すなわち送信および受信局間で固
定した標準ビット速度で動作する電話線、に対し同期し
ていないソースを整合させるためのバッファ手段を与え
ている。
列電送のための直列バッファを示している。この装置は
同期化伝送システム、すなわち送信および受信局間で固
定した標準ビット速度で動作する電話線、に対し同期し
ていないソースを整合させるためのバッファ手段を与え
ている。
米国特許第4071887号は同期データ交換のための双方向
インターフェースを与える集積回路同期データアグプタ
を示している。このアダプタは内部制御およびファース
トインファーストアウト（FIFO）バッファメモリを含む
インターフェース論理を含んでおり標準同期通信文字の
同時送受信を可能にして直列データチャンネルとマイク
ロプロセサシステムのように母線により構成されるシス
テム並列双方向データ母線間でのデータ転送を可能にし
ている。
インターフェースを与える集積回路同期データアグプタ
を示している。このアダプタは内部制御およびファース
トインファーストアウト（FIFO）バッファメモリを含む
インターフェース論理を含んでおり標準同期通信文字の
同時送受信を可能にして直列データチャンネルとマイク
ロプロセサシステムのように母線により構成されるシス
テム並列双方向データ母線間でのデータ転送を可能にし
ている。
米国特許第4395756号は自動郵便システムを開示してお
り、このシステムは周辺装置と通信リンクをつくる周辺
コントローラインターフェース並びにシステムプロセサ
の特列通信母線とこの周辺コントローラインターフェー
スとを相互に接続させるインコンパチブルシステムイン
ターフェースを有している。このインコンパチブルシス
テムプロセサがデータ信号の受信のための直列通信母線
のタイミング上の制約に適合不能とするためにフリップ
フロップが設けられる。
り、このシステムは周辺装置と通信リンクをつくる周辺
コントローラインターフェース並びにシステムプロセサ
の特列通信母線とこの周辺コントローラインターフェー
スとを相互に接続させるインコンパチブルシステムイン
ターフェースを有している。このインコンパチブルシス
テムプロセサがデータ信号の受信のための直列通信母線
のタイミング上の制約に適合不能とするためにフリップ
フロップが設けられる。
米国特許第4410942号はマネージバッファ、新しいデー
タ転送モード、制御およびエラ回復動作を用いることに
より、ホストに対し周辺装置が非同期で動作しうるよう
にする周辺装置サブシステムを示している。
タ転送モード、制御およびエラ回復動作を用いることに
より、ホストに対し周辺装置が非同期で動作しうるよう
にする周辺装置サブシステムを示している。
米国特許第4686690号は同期データ受信回路を示してお
り、これは、少くとも２フレームを記憶するに充分な容
量を有するデータメモリ内に受信データを一時的に記憶
した後にパターンマルチ回路でフレーム同期化信号パタ
ーンを検出しそしてデータバッファに受信データのメッ
セージデータを記憶する。
り、これは、少くとも２フレームを記憶するに充分な容
量を有するデータメモリ内に受信データを一時的に記憶
した後にパターンマルチ回路でフレーム同期化信号パタ
ーンを検出しそしてデータバッファに受信データのメッ
セージデータを記憶する。
米国特許第4748588号はソースシステムからのソースデ
ータを同期システムからのクロックと同期させるための
回路構成を示している。このデータシンクロナイザはFI
FOバッファとして機能する。読取および書込カウンタが
設けられてデータ転送に寄与し、そしてリングカウンタ
またはグレイコードカウンタとして与えられる。リング
カウンタまたはグレイコードカウンタを利用することに
より、カウンタの状態のグリッチ（glitch）を伴わない
検出が達成される。検出回路が読取および書込カウンタ
の状態を比較して、同期化されるべきベータがバッファ
内にあるかどうかを決定し、なければ付加的データに対
してバッファ位置が適用可能となる。
ータを同期システムからのクロックと同期させるための
回路構成を示している。このデータシンクロナイザはFI
FOバッファとして機能する。読取および書込カウンタが
設けられてデータ転送に寄与し、そしてリングカウンタ
またはグレイコードカウンタとして与えられる。リング
カウンタまたはグレイコードカウンタを利用することに
より、カウンタの状態のグリッチ（glitch）を伴わない
検出が達成される。検出回路が読取および書込カウンタ
の状態を比較して、同期化されるべきベータがバッファ
内にあるかどうかを決定し、なければ付加的データに対
してバッファ位置が適用可能となる。
本発明の目的は非同期動作するデータ処理チャネルから
データリンクへのデータ転送を同期化する同期化バッフ
ァを提供することである。
データリンクへのデータ転送を同期化する同期化バッフ
ァを提供することである。
本発明の他の目的はチャンネルクロックが停止したとき
データリンクにアイドルキャラクタ（遊び文字）を置く
ための回路を提供することである。
データリンクにアイドルキャラクタ（遊び文字）を置く
ための回路を提供することである。
本発明の他の目的はチャンネルクロックが再スタートし
たときデータリンクを介しての遊び文字の送出を停止し
データ処理チャンネルからデータ文字の送出を再開する
データ同期化バッファを提供することである。
たときデータリンクを介しての遊び文字の送出を停止し
データ処理チャンネルからデータ文字の送出を再開する
データ同期化バッファを提供することである。
本発明の他の目的はストップおよび再スタート動作中、
データ文字から遊び文字にそしてまたデータ文字への転
移中に適正なランニングディスパリティ（running disp
arity）を与えるためのディスパリティ制御回路を提供
することである。ここで、ディスパリティとは、あるブ
ロック内の１及び０の数の差であり、例えば、あるブロ
ックが６ビットから成り、４ビットが１で２ビットが０
の場合、そのディスパリティは４−２＝＋２となる。ま
た、ランニングディスパリティとは、ランニング（走
行）中の通算のディスパリティの和である。
データ文字から遊び文字にそしてまたデータ文字への転
移中に適正なランニングディスパリティ（running disp
arity）を与えるためのディスパリティ制御回路を提供
することである。ここで、ディスパリティとは、あるブ
ロック内の１及び０の数の差であり、例えば、あるブロ
ックが６ビットから成り、４ビットが１で２ビットが０
の場合、そのディスパリティは４−２＝＋２となる。ま
た、ランニングディスパリティとは、ランニング（走
行）中の通算のディスパリティの和である。
本発明はデータリンクを介したデータ転送をデータ処理
システムの非同期動作するデータチャンネルに同期させ
るデータ処理チャンネル用データ同期化バッファを提供
する。FIFO回路が利用され、チャンネルクロックが与え
られそしてデータリンクを介してデータを伝送するため
のクロックによりアンロードされる。アイドルキャラク
タ（遊び文字発生器）が設けられる。これはチャンネル
クロックが停止したときにデータリンクに遊び文字を置
きそしてチャンネルクロックが再開したとき遊び文字の
送出を停止しデータチャンネルからのデータ文字の送出
を再開させる。更に同期化制御回路が設けられる。これ
らはこの停止および再開動作中それらの適正な値にラン
ニングディスパリティを維持する。
システムの非同期動作するデータチャンネルに同期させ
るデータ処理チャンネル用データ同期化バッファを提供
する。FIFO回路が利用され、チャンネルクロックが与え
られそしてデータリンクを介してデータを伝送するため
のクロックによりアンロードされる。アイドルキャラク
タ（遊び文字発生器）が設けられる。これはチャンネル
クロックが停止したときにデータリンクに遊び文字を置
きそしてチャンネルクロックが再開したとき遊び文字の
送出を停止しデータチャンネルからのデータ文字の送出
を再開させる。更に同期化制御回路が設けられる。これ
らはこの停止および再開動作中それらの適正な値にラン
ニングディスパリティを維持する。
第１図は本発明に使用可能なデータ処理システム10の全
体図である。データ処理システム10はIBMシステム/370
のようなコンピュータ12と、データ入力および出力を有
する１個以上のチャンネル14を含んでいる。チャンネル
14は周知のようにチャンネルプロセサ16により制御しう
る。チャンネル14は入力／出力装置19からデータを受け
そしてそこにデータを送るためのデータリンク18を有す
る。この実施例ではデータリンク18は装置19とチャンネ
ル14の間でデータを伝送するための入力ライン18Aとチ
ャンネル14から装置19にデータを送るための出力ライン
18Bを含む。入力ライン18Aは非直列化回路20に接続し、
直列化回路22がチャンネル14の出力に設けられてデータ
を直列化しそしてそれを出力ライン18Bに出す。この直
列化／非直列化回路22と20は米国特許出願第07/114178
号（出願日1987年10月29日）に示される直列化／非直列
化回路に従って設計しうる。
体図である。データ処理システム10はIBMシステム/370
のようなコンピュータ12と、データ入力および出力を有
する１個以上のチャンネル14を含んでいる。チャンネル
14は周知のようにチャンネルプロセサ16により制御しう
る。チャンネル14は入力／出力装置19からデータを受け
そしてそこにデータを送るためのデータリンク18を有す
る。この実施例ではデータリンク18は装置19とチャンネ
ル14の間でデータを伝送するための入力ライン18Aとチ
ャンネル14から装置19にデータを送るための出力ライン
18Bを含む。入力ライン18Aは非直列化回路20に接続し、
直列化回路22がチャンネル14の出力に設けられてデータ
を直列化しそしてそれを出力ライン18Bに出す。この直
列化／非直列化回路22と20は米国特許出願第07/114178
号（出願日1987年10月29日）に示される直列化／非直列
化回路に従って設計しうる。
チャンネル14とそのチャンネルプロセサ16はチャンネル
クロック24により制御され、直列化／非直列化回路22と
20および関連するデータ伝送機能は伝送バイトクロック
（TBC）26と、受信バイトクロック（RBC）27により制御
される。クロック24,26,27は同一速度で動作しないか
ら、チャンネル14と直列化／非直列化回路22と20との間
に同期化バッファ28と29を設ける必要がある。この実施
例ではチャンネルクロック24はTBC26およびRBC27と同じ
かあるいはいく分高い速度で動作する。かくして、アウ
トバウンド同期化バッファ29はインバウンドについてと
同様にI/O装置19へアウトバウンドライン18Bを介して伝
送するために直列化回路22によりアンロードされるより
高い速度でチャンネル14によりロードされうる。アウト
バウンド同期化バッファ29はTBC26によりアンロードさ
れるまで同期化バッファ29へのデータのローディングを
停止させるためにチャンネルプロセサ16にストップ信号
を与える能力を含んでいる。また、データがチャンネル
14によって同期化バッファ29に送られないのであれば、
同期化バッファ29はアウトバウンドライン18Bに遊び文
字を置き、データリンク18のアウトバウンド部分を同期
化させたままとする。
クロック24により制御され、直列化／非直列化回路22と
20および関連するデータ伝送機能は伝送バイトクロック
（TBC）26と、受信バイトクロック（RBC）27により制御
される。クロック24,26,27は同一速度で動作しないか
ら、チャンネル14と直列化／非直列化回路22と20との間
に同期化バッファ28と29を設ける必要がある。この実施
例ではチャンネルクロック24はTBC26およびRBC27と同じ
かあるいはいく分高い速度で動作する。かくして、アウ
トバウンド同期化バッファ29はインバウンドについてと
同様にI/O装置19へアウトバウンドライン18Bを介して伝
送するために直列化回路22によりアンロードされるより
高い速度でチャンネル14によりロードされうる。アウト
バウンド同期化バッファ29はTBC26によりアンロードさ
れるまで同期化バッファ29へのデータのローディングを
停止させるためにチャンネルプロセサ16にストップ信号
を与える能力を含んでいる。また、データがチャンネル
14によって同期化バッファ29に送られないのであれば、
同期化バッファ29はアウトバウンドライン18Bに遊び文
字を置き、データリンク18のアウトバウンド部分を同期
化させたままとする。
第２図は第１図のアウトバウンド同期化バッファ29を通
るデータの流れを示すブロック図である。この実施例に
おける同期化バッファ29のすべてのレジスタとラッチは
レベル感応スキャン設計（level sensitive scandesig
n）LSSDシフトレジスタラッチである。周知のようにシ
フトレジスタラッチはL1およびL2極性保持回路を有す
る。夫々の極性保持回路は独立したL1およびL2クロック
を有する。L1およびL2クロックは共通の発振信号から発
生され、L1クロックがL2クロックの補数となる。チャン
ネルクロック24はチャンネルハードウェアの休止に同期
して動作するL1/L2対である。TBC26も直列化回路22に同
期して動作するL1/L2対である。分割クロック（図示せ
ず）は、サイクル毎に状態を変化するラッチのL1および
L2出力で正常のクロックをゲートすることにより通常の
チャンネルおよび伝送バイトクロック24と26から発生さ
れる。このクロックゲートは交互のクロックサイクルで
活性であるL1およびL2クロックを発生する。これら分割
クロックはL1クロックの立下りからL2クロックの立上り
までに１サイクルの不活性時間があるように配列され
る。第３図はL1クロックとその補数であるL2クロックの
波形のタイミング図である。第１分割クロックL1XとL2X
が示されている。第３図は第２分割クロックL1YとL2Yを
含んでおり、それらの使用については第4A図の同期ラッ
チ88,89,90,91に関連して説明することにする。
るデータの流れを示すブロック図である。この実施例に
おける同期化バッファ29のすべてのレジスタとラッチは
レベル感応スキャン設計（level sensitive scandesig
n）LSSDシフトレジスタラッチである。周知のようにシ
フトレジスタラッチはL1およびL2極性保持回路を有す
る。夫々の極性保持回路は独立したL1およびL2クロック
を有する。L1およびL2クロックは共通の発振信号から発
生され、L1クロックがL2クロックの補数となる。チャン
ネルクロック24はチャンネルハードウェアの休止に同期
して動作するL1/L2対である。TBC26も直列化回路22に同
期して動作するL1/L2対である。分割クロック（図示せ
ず）は、サイクル毎に状態を変化するラッチのL1および
L2出力で正常のクロックをゲートすることにより通常の
チャンネルおよび伝送バイトクロック24と26から発生さ
れる。このクロックゲートは交互のクロックサイクルで
活性であるL1およびL2クロックを発生する。これら分割
クロックはL1クロックの立下りからL2クロックの立上り
までに１サイクルの不活性時間があるように配列され
る。第３図はL1クロックとその補数であるL2クロックの
波形のタイミング図である。第１分割クロックL1XとL2X
が示されている。第３図は第２分割クロックL1YとL2Yを
含んでおり、それらの使用については第4A図の同期ラッ
チ88,89,90,91に関連して説明することにする。
第２図は４個の多ビット文字レジスタ30,31,32,33を含
んでおり、これらは共に並列母線34から多ビット文字を
ロードするための第1FIFO回路を形成する。文字はこのF
IFO回路からマルチプレクサ36を介して出力レジスタ38
にアンロードされ、この出力レジスタは第１図の直列化
回路22に並列データビットを伝送するために並列出力母
線40に接続する。チャンネル14からの入力母線34上の多
ビット文字は米国特許第4486739号に開示される様式で
コード化された１個のランニングディスパリティ（runn
ing disparity）ビットを含む10ビット文字でありう
る。レジスタ30〜33へのアクセスは夫々信号＋ALD,＋BL
D,＋CLD,＋DLDをロードすることにより動作可能となる
ゲート42,43,44,45により制御される。レジスタ30〜33
にロードされる文字のA,B,C,D,E,I,F,G,H,Jで示される1
0個のビットが10×５マルチプレクサ36を通される。こ
のマルチプレクサ36は夫々レジスタ30〜33内のデータ文
字をアンロードするためのアンロード信号＋AUL、＋BU
L、＋CUL,＋DULにより動作可能とされる。後述する遊び
文字発生器48により発される遊び文字も送信アイドル
（遊び）信号＋SIによりマルチプレクサ36でマルチプレ
クス処理される。10ビット母線50は文字ビットが前述し
たように出力母線40を介して直列回路22に供給されうる
ようにマルチプレクス36を通り出力レジスタ38に通され
る10文字ビットを与える。
んでおり、これらは共に並列母線34から多ビット文字を
ロードするための第1FIFO回路を形成する。文字はこのF
IFO回路からマルチプレクサ36を介して出力レジスタ38
にアンロードされ、この出力レジスタは第１図の直列化
回路22に並列データビットを伝送するために並列出力母
線40に接続する。チャンネル14からの入力母線34上の多
ビット文字は米国特許第4486739号に開示される様式で
コード化された１個のランニングディスパリティ（runn
ing disparity）ビットを含む10ビット文字でありう
る。レジスタ30〜33へのアクセスは夫々信号＋ALD,＋BL
D,＋CLD,＋DLDをロードすることにより動作可能となる
ゲート42,43,44,45により制御される。レジスタ30〜33
にロードされる文字のA,B,C,D,E,I,F,G,H,Jで示される1
0個のビットが10×５マルチプレクサ36を通される。こ
のマルチプレクサ36は夫々レジスタ30〜33内のデータ文
字をアンロードするためのアンロード信号＋AUL、＋BU
L、＋CUL,＋DULにより動作可能とされる。後述する遊び
文字発生器48により発される遊び文字も送信アイドル
（遊び）信号＋SIによりマルチプレクサ36でマルチプレ
クス処理される。10ビット母線50は文字ビットが前述し
たように出力母線40を介して直列回路22に供給されうる
ようにマルチプレクス36を通り出力レジスタ38に通され
る10文字ビットを与える。
FIFOレジスタ30〜33に記憶される夫々の文字ランニング
ディスパリティビットはこれらレジスタの最終ビット文
字に記憶され、そして２×4AND/OR回路52に与えられ
る。夫々のディスパリティビットは夫々のディスパリテ
ィチェック信号＋ADC,＋BDC,＋CDC,＋DDCと共に回路52
内のANDゲートに与えられる。回路52の１個のANDゲート
のみが一時に動作可能とされること、および回路52の出
力が最終ディスパリティチェック信号により呼び出され
るデータ文字に関連したランニングディスパリティの値
を有することは明らかである。２×4AND/OR回路52の出
力は２×2AND/OR回路54の１個のANDゲートとExclusive
−ORゲート56の１個の入力に与えられる。２×2AND/OR
回路54の出力はOUTDISPと記された１ビットラッチ58の
入力に接続する。OUTDISPラッチ58の出力はExclusive−
ORゲート56の１個の入力および遊び文字発生器48の１個
の入力に与えられ、そしてインバータ60を介して２×2A
ND/OR回路54の第2ANDゲートの１個の入力に与えられ
る。遊び文字発生器48に入るOUTDISPラッチ58からのデ
ィスパリティビットは２個の遊び文字の内のどれが遊び
文字発生器48により発生されてマルチプレクサ36に入力
されるかを決定する。上記米国特許第4486739号に示さ
れるようにデータ文字列のランニングディスパリティが
０近辺に維持されるように特殊な遊び文字の２つの形が
発生される。インバータ60からの反転されたOUTDISPビ
ットは上記の送信遊び信号＋SIでAND処理される。回路5
2からの最後にロードされた文字のランニングディスパ
リティビットは非送信遊び信号−SIでAND処理される。E
xclusive−ORゲート56の出力はDISPOK信号を与える。こ
の信号の使用については後述する。出力レジスタ38とOU
TDISPラッチ58は共にTBC26でクロックされる。かくし
て、Exclusive−ORゲート56からのDISPOK信号はOUTDISP
ラッチ58が回路52からの最後ディスパリティビットの補
数を含むときにのみ動作可能となる。
ディスパリティビットはこれらレジスタの最終ビット文
字に記憶され、そして２×4AND/OR回路52に与えられ
る。夫々のディスパリティビットは夫々のディスパリテ
ィチェック信号＋ADC,＋BDC,＋CDC,＋DDCと共に回路52
内のANDゲートに与えられる。回路52の１個のANDゲート
のみが一時に動作可能とされること、および回路52の出
力が最終ディスパリティチェック信号により呼び出され
るデータ文字に関連したランニングディスパリティの値
を有することは明らかである。２×4AND/OR回路52の出
力は２×2AND/OR回路54の１個のANDゲートとExclusive
−ORゲート56の１個の入力に与えられる。２×2AND/OR
回路54の出力はOUTDISPと記された１ビットラッチ58の
入力に接続する。OUTDISPラッチ58の出力はExclusive−
ORゲート56の１個の入力および遊び文字発生器48の１個
の入力に与えられ、そしてインバータ60を介して２×2A
ND/OR回路54の第2ANDゲートの１個の入力に与えられ
る。遊び文字発生器48に入るOUTDISPラッチ58からのデ
ィスパリティビットは２個の遊び文字の内のどれが遊び
文字発生器48により発生されてマルチプレクサ36に入力
されるかを決定する。上記米国特許第4486739号に示さ
れるようにデータ文字列のランニングディスパリティが
０近辺に維持されるように特殊な遊び文字の２つの形が
発生される。インバータ60からの反転されたOUTDISPビ
ットは上記の送信遊び信号＋SIでAND処理される。回路5
2からの最後にロードされた文字のランニングディスパ
リティビットは非送信遊び信号−SIでAND処理される。E
xclusive−ORゲート56の出力はDISPOK信号を与える。こ
の信号の使用については後述する。出力レジスタ38とOU
TDISPラッチ58は共にTBC26でクロックされる。かくし
て、Exclusive−ORゲート56からのDISPOK信号はOUTDISP
ラッチ58が回路52からの最後ディスパリティビットの補
数を含むときにのみ動作可能となる。
第4A、4B図は線ａ−ａで接続されて第１図の同期化バッ
ファ29の制御回路を形成する。第4A、4B図のこの制御回
路は第１図のTBC26でクロックされるTBCカウンタラッチ
65と第１図のチャンネルクロック24でクロックされるTB
C同期カウンタラッチ66を含む。ラッチ65と66の夫々は
第２図のレジスタ30〜33の数に対応する２ビットラッチ
である。回路29のFIFOはこれ以上のデータレジスタが含
まれる場合にはラッチ65と66がそれに対応するより大き
な値を計数する必要があることは明らかである。ラッチ
65と66の夫々の出力はグレイカウントデコーダ（gray c
ount decoder）68と69に接続する。これらデコーダの出
力は夫々ゲート72と74を介してラッチ65と66の入力に接
続する。この回路構成は夫々ゲート72と74を動作可能に
することにより中断され再スタートされうる値を有する
安定カウンタを形成する。このため、ラッチ65と66はカ
ウンタとなる。TBCカウンタ65は動作可能とされたときT
BCクロックを計数し、TBC同期カウンタ66はゲート74で
動作可能とされたときチャンネルクロック計数すること
は明らかである。
ファ29の制御回路を形成する。第4A、4B図のこの制御回
路は第１図のTBC26でクロックされるTBCカウンタラッチ
65と第１図のチャンネルクロック24でクロックされるTB
C同期カウンタラッチ66を含む。ラッチ65と66の夫々は
第２図のレジスタ30〜33の数に対応する２ビットラッチ
である。回路29のFIFOはこれ以上のデータレジスタが含
まれる場合にはラッチ65と66がそれに対応するより大き
な値を計数する必要があることは明らかである。ラッチ
65と66の夫々の出力はグレイカウントデコーダ（gray c
ount decoder）68と69に接続する。これらデコーダの出
力は夫々ゲート72と74を介してラッチ65と66の入力に接
続する。この回路構成は夫々ゲート72と74を動作可能に
することにより中断され再スタートされうる値を有する
安定カウンタを形成する。このため、ラッチ65と66はカ
ウンタとなる。TBCカウンタ65は動作可能とされたときT
BCクロックを計数し、TBC同期カウンタ66はゲート74で
動作可能とされたときチャンネルクロック計数すること
は明らかである。
TBCカウンタ65の出力も夫々セット／リセットラッチ78,
79,80,81のセット入力に接続する。ラッチ78〜81は第１
図のレジスタ30〜33が空であるかどうかを示すものであ
る。ラッチ78〜81は夫々はその対応するレジスタ30〜33
が空のときセットされ、前述のようにそれにデータワー
ドがロードされるときリセットされる。またデコーダ76
の出力は夫々ANDゲート82,83,84,85の一方の入力に接続
する。ANDゲート82〜85は後述するディゲート（degatin
g）信号で動作可能となる。ANDゲート82〜85の出力は第
１図で述べたように夫々アンロード信号＋AUL,＋BUL,＋
CUL,＋DULを与える。
79,80,81のセット入力に接続する。ラッチ78〜81は第１
図のレジスタ30〜33が空であるかどうかを示すものであ
る。ラッチ78〜81は夫々はその対応するレジスタ30〜33
が空のときセットされ、前述のようにそれにデータワー
ドがロードされるときリセットされる。またデコーダ76
の出力は夫々ANDゲート82,83,84,85の一方の入力に接続
する。ANDゲート82〜85は後述するディゲート（degatin
g）信号で動作可能となる。ANDゲート82〜85の出力は第
１図で述べたように夫々アンロード信号＋AUL,＋BUL,＋
CUL,＋DULを与える。
空ラッチ78〜81の出力は夫々同期化ラッチ88,89,90,91
に接続する。同期化ラッチ88〜91は分割チャンネルクロ
ックによりクロックされてラッチ88〜91からチャンネル
クロック24への空信号を同期化する。同期化ラッチ88〜
91の設計については第５図において更に述べる。同期化
ラッチ88〜91の出力は夫々ANDゲート92,93,94,95の一方
の入力に接続する。TBC同期カウンタ66の出力は２−４
デコーダ98に接続する。このデコーダの出力は夫々AND
ゲート92〜95の他方の入力に接続する。TBC同期カウン
タ66が計数を行うと、ANDゲート92〜95はデコーダ98の
出力により順次動作可能とされることは明らかである。
ANDゲート92〜95の出力は多入力ORゲート96の入力に接
続し、このゲートの出力はTBCSYNCOK信号を与える。こ
のTBCSYNCOK信号はチャンネルプロセサ16に、アウトバ
ウンド同期化バッファ29の他のデータ文字を受け入れ準
備が出来ていることを知らせる。ORゲート96の出力もゲ
ート74に接続し、このゲート74は前述のようにTBC同期
カウンタ66がグレイカウントレジスタ69の値を増加させ
てデコーダ98の次の出力を付勢しうるようにする。AND
ゲート92〜95の出力は夫々ロード信号＋ALD,＋BLD,＋CL
D,＋DLDを与えるが、これら信号については第２図で述
べた。ANDゲート92〜95の出力は空ラッチ78〜81のリセ
ット端子に夫々接続してそれらの対応するデータレジス
タ30〜33が夫々のロード信号によりロードされる時にラ
ッチ78〜81をリセットする。
に接続する。同期化ラッチ88〜91は分割チャンネルクロ
ックによりクロックされてラッチ88〜91からチャンネル
クロック24への空信号を同期化する。同期化ラッチ88〜
91の設計については第５図において更に述べる。同期化
ラッチ88〜91の出力は夫々ANDゲート92,93,94,95の一方
の入力に接続する。TBC同期カウンタ66の出力は２−４
デコーダ98に接続する。このデコーダの出力は夫々AND
ゲート92〜95の他方の入力に接続する。TBC同期カウン
タ66が計数を行うと、ANDゲート92〜95はデコーダ98の
出力により順次動作可能とされることは明らかである。
ANDゲート92〜95の出力は多入力ORゲート96の入力に接
続し、このゲートの出力はTBCSYNCOK信号を与える。こ
のTBCSYNCOK信号はチャンネルプロセサ16に、アウトバ
ウンド同期化バッファ29の他のデータ文字を受け入れ準
備が出来ていることを知らせる。ORゲート96の出力もゲ
ート74に接続し、このゲート74は前述のようにTBC同期
カウンタ66がグレイカウントレジスタ69の値を増加させ
てデコーダ98の次の出力を付勢しうるようにする。AND
ゲート92〜95の出力は夫々ロード信号＋ALD,＋BLD,＋CL
D,＋DLDを与えるが、これら信号については第２図で述
べた。ANDゲート92〜95の出力は空ラッチ78〜81のリセ
ット端子に夫々接続してそれらの対応するデータレジス
タ30〜33が夫々のロード信号によりロードされる時にラ
ッチ78〜81をリセットする。
空ラッチ78〜81の出力はそれらの内の３個以上のシーケ
ンスがセットされるとき２×2AND/OR回路100が動作可能
となるように回路100のANDゲート入力に接続する。第4A
図に示すように、Ａ空ラッチ78とＣ空ラッチ80の出力は
２×2AND/OR回路100の第1ANDゲートに接続し、Ｂ空ラッ
チ79とＤ空ラッチ81の出力は２×2AND/OR回路100の第2A
NDゲートの入力に接続する。かくしてＡレジスタ30とＣ
レジスタ32が共に空またはＢレジスタ31とＤレジスタ33
が共に空であると回路100の出力が動作可能とされる。
回路100はチャンネルストップクロック条件があるかど
うかあるいは空ラッチ78〜81の無効のシーケンスはずれ
状態があるかどうかを検出する。
ンスがセットされるとき２×2AND/OR回路100が動作可能
となるように回路100のANDゲート入力に接続する。第4A
図に示すように、Ａ空ラッチ78とＣ空ラッチ80の出力は
２×2AND/OR回路100の第1ANDゲートに接続し、Ｂ空ラッ
チ79とＤ空ラッチ81の出力は２×2AND/OR回路100の第2A
NDゲートの入力に接続する。かくしてＡレジスタ30とＣ
レジスタ32が共に空またはＢレジスタ31とＤレジスタ33
が共に空であると回路100の出力が動作可能とされる。
回路100はチャンネルストップクロック条件があるかど
うかあるいは空ラッチ78〜81の無効のシーケンスはずれ
状態があるかどうかを検出する。
第4A、4B図の制御回路は更にチャンネルプロセサ16から
スタートコマンドを受けるための入力102とストップ条
件がこの制御回路により検出されたときチャンネルプロ
セサ16にストップ信号を与えるための出力端子104を含
む。スタートラッチ106はチャンネルクロック24のより
クロックされ、スタート同期ラッチ108はTBC分割クロッ
クによりクロックされる。ストップラッチ110が設けら
れ、これはTBCクロック26によりラッチされそしてスト
ップ同期ラッチ112はチャンネル分割クロックによりク
ロックされる。スタートラッチ106は入力102からのスタ
ート信号をラッチし、ORゲート114に入れる。このゲー
トの出力はANDゲート115に入力される。ANDゲート115は
インバータ116により反転されているストップ同期ラッ
チ112の出力により動作可能とされる。スタートラッチ1
06の出力はORゲート114の第２入力に接続すると共にス
タート同期ラッチ108の入力にも接続する。スタート同
期ラッチ108の出力はインバータ118により反転される。
インバータ118の出力はANDゲート120の一方の入力に接
続される。ANDゲート120の出力はストップラッチ110の
入力に接続する。ストップラッチ110の出力はANDゲート
120の第２入力に接続すると共にストップ同期ラッチ112
の入力に接続する。ストップラッチ110の出力は送信遊
び信号＋SIであり、これは第２図で述べたように遊び文
字発生器48で発生された遊び文字をマルチプレクサ36を
通じて出力レジスタ38に通す。ストップラッチ110の出
力は第２図のExclusive−ORゲート56からのDISPOK信号
を受ける非反転入力を有するORゲート125の反転入力に
接続する。ORゲート125の出力はゲート72に接続してTBC
カウンタ65を動作可能にしそれによりデコーダ回路76の
出力信号を進めさせる。かくして、TBCカウンタ65が、
ディスパリティがOKであるときあるいはチャンネルクロ
ックが停止されないときカウントをスタートすることは
明らかである。ストップラッチ110の出力はインバータ1
26によっても反転される。インバータ126の出力はANDゲ
ート82〜85を動作可能にすることによりアンロード信号
をディゲートするために用いられる。インバータ126の
出力はまた非送信遊び信号−SIを与え、これは第２図の
２×2AND/OR回路54に接続する。従ってANDゲート82〜85
からマルチプレクサ36の対応する入力を介して生じるこ
のアンロード信号はチャンネルクロックが停止されない
（非送信遊び信号−SIが動作可能とされる）とき動作可
能とされることは明らかである。
スタートコマンドを受けるための入力102とストップ条
件がこの制御回路により検出されたときチャンネルプロ
セサ16にストップ信号を与えるための出力端子104を含
む。スタートラッチ106はチャンネルクロック24のより
クロックされ、スタート同期ラッチ108はTBC分割クロッ
クによりクロックされる。ストップラッチ110が設けら
れ、これはTBCクロック26によりラッチされそしてスト
ップ同期ラッチ112はチャンネル分割クロックによりク
ロックされる。スタートラッチ106は入力102からのスタ
ート信号をラッチし、ORゲート114に入れる。このゲー
トの出力はANDゲート115に入力される。ANDゲート115は
インバータ116により反転されているストップ同期ラッ
チ112の出力により動作可能とされる。スタートラッチ1
06の出力はORゲート114の第２入力に接続すると共にス
タート同期ラッチ108の入力にも接続する。スタート同
期ラッチ108の出力はインバータ118により反転される。
インバータ118の出力はANDゲート120の一方の入力に接
続される。ANDゲート120の出力はストップラッチ110の
入力に接続する。ストップラッチ110の出力はANDゲート
120の第２入力に接続すると共にストップ同期ラッチ112
の入力に接続する。ストップラッチ110の出力は送信遊
び信号＋SIであり、これは第２図で述べたように遊び文
字発生器48で発生された遊び文字をマルチプレクサ36を
通じて出力レジスタ38に通す。ストップラッチ110の出
力は第２図のExclusive−ORゲート56からのDISPOK信号
を受ける非反転入力を有するORゲート125の反転入力に
接続する。ORゲート125の出力はゲート72に接続してTBC
カウンタ65を動作可能にしそれによりデコーダ回路76の
出力信号を進めさせる。かくして、TBCカウンタ65が、
ディスパリティがOKであるときあるいはチャンネルクロ
ックが停止されないときカウントをスタートすることは
明らかである。ストップラッチ110の出力はインバータ1
26によっても反転される。インバータ126の出力はANDゲ
ート82〜85を動作可能にすることによりアンロード信号
をディゲートするために用いられる。インバータ126の
出力はまた非送信遊び信号−SIを与え、これは第２図の
２×2AND/OR回路54に接続する。従ってANDゲート82〜85
からマルチプレクサ36の対応する入力を介して生じるこ
のアンロード信号はチャンネルクロックが停止されない
（非送信遊び信号−SIが動作可能とされる）とき動作可
能とされることは明らかである。
第4A、4B図の制御回路はチャンネルプロセサ16から入力
端子102への信号によりはじめからあるいは或る再試行
動作後に正常動作モードについてスタートされる。次の
チャンネルクロックでこのスタート信号はスタートラッ
チ106にラッチされる。次のTBC分割クロックでこのスタ
ート信号はスタート同期ラッチ108にラッチされ、この
ラッチ108の反転条件が次のTBCクロックでストップラッ
チ110をリセットする。ストップラッチ110がリセットさ
れるとORゲート125はオンとなりカウンタ65を動作可能
とする。同期化バッファ29が動作モードとなると、デー
タ文字はチャンネルクロックによりFIFOレジスタ30〜33
にロードされそしてTBCクロックでアンロードされるの
であり、アンロードされつつあるデータ文字のランニン
グディスパリティが動作可能とされた−SI信号により回
路100を通じてOUTDISPラッチ58にラッチされる。
端子102への信号によりはじめからあるいは或る再試行
動作後に正常動作モードについてスタートされる。次の
チャンネルクロックでこのスタート信号はスタートラッ
チ106にラッチされる。次のTBC分割クロックでこのスタ
ート信号はスタート同期ラッチ108にラッチされ、この
ラッチ108の反転条件が次のTBCクロックでストップラッ
チ110をリセットする。ストップラッチ110がリセットさ
れるとORゲート125はオンとなりカウンタ65を動作可能
とする。同期化バッファ29が動作モードとなると、デー
タ文字はチャンネルクロックによりFIFOレジスタ30〜33
にロードされそしてTBCクロックでアンロードされるの
であり、アンロードされつつあるデータ文字のランニン
グディスパリティが動作可能とされた−SI信号により回
路100を通じてOUTDISPラッチ58にラッチされる。
前述のように、チャンネルストップクロック条件は２×
2AND/OR回路100により検出され、これがORゲート121を
オンにし、次のTBCクロックでストップラッチ110をセッ
トする。チャンネルストップクロック条件で送信遊び信
号＋SIが動作可能とされそして非送信遊び信号−SIが動
作不能とされる。OUTDISPラッチ58にラッチされた最後
のランニングディスパリティビットは遊び文字発信器48
により適正なディスパリティを現在動作可能とされた＋
SI信号によりマルチプレクサ36を通じて出力レジスタ38
に置くようにして遊び文字を発生させるために用いられ
る。インバータ60はOUTDISPラッチ58からのディスパリ
ティビットを反転させ、これが次のTBCクロックでOUTDI
SPラッチ58にラッチされるべき動作可能とされた＋SI信
号により回路58を通される。このように、ディスパリテ
ィビットは０と１の間で交番させて、遊び文字発生器48
で発生されつつある遊び文字を交番させる。このよう
に、チャンネルストップクロック条件が検出された後に
適正なディスパリティの遊び文字がアウトバウンドリン
ク18Bに置かれる。リンク18Bの受信端はチャンネルスト
ップクロック条件の結果としていずれのコードバイオレ
ーションも検出しない。しかしながら１フレームの伝送
中にチャンネルストップクロック条件が生じると短縮さ
れたフレームが検出されることになりうる。
2AND/OR回路100により検出され、これがORゲート121を
オンにし、次のTBCクロックでストップラッチ110をセッ
トする。チャンネルストップクロック条件で送信遊び信
号＋SIが動作可能とされそして非送信遊び信号−SIが動
作不能とされる。OUTDISPラッチ58にラッチされた最後
のランニングディスパリティビットは遊び文字発信器48
により適正なディスパリティを現在動作可能とされた＋
SI信号によりマルチプレクサ36を通じて出力レジスタ38
に置くようにして遊び文字を発生させるために用いられ
る。インバータ60はOUTDISPラッチ58からのディスパリ
ティビットを反転させ、これが次のTBCクロックでOUTDI
SPラッチ58にラッチされるべき動作可能とされた＋SI信
号により回路58を通される。このように、ディスパリテ
ィビットは０と１の間で交番させて、遊び文字発生器48
で発生されつつある遊び文字を交番させる。このよう
に、チャンネルストップクロック条件が検出された後に
適正なディスパリティの遊び文字がアウトバウンドリン
ク18Bに置かれる。リンク18Bの受信端はチャンネルスト
ップクロック条件の結果としていずれのコードバイオレ
ーションも検出しない。しかしながら１フレームの伝送
中にチャンネルストップクロック条件が生じると短縮さ
れたフレームが検出されることになりうる。
或るスキャンそしてまたはリカバリ作用後にチャンネル
クロック24は再スタートされる。前述のように、制御ロ
ジックは残りのフレームデータを排除するためにTBCSYN
COK信号を発生を開始する。一般にフレームデータが排
除された後に遊び文字がチャンネルプロセサ16によって
第１図の並列母線34を介してアウトバウンド同期化バッ
ファ29に送られる。この間、すなわち再スタートモード
においてストップラッチ110はセットされたままであ
る。またこの再スタートモードでディスパリティがExcl
usive−ORゲート56により正しいとされると、新しいデ
ータ文字が、TBCカウンタ65が動作可能となるとFIFOデ
ータレジスタ30〜33にロードされる。しかしながらこの
期間においてはアンロード信号は動作不能−SI信号によ
り動作不能とされそしてFIFOレジスタ30〜33間の文字は
捨てられる。また再スタート中に正しいディスパリティ
の遊び文字が動作可能＋SI信号により出力レジスタ38に
対しマルチプレクス処理される。データ文字が捨てられ
るつつあってもそれらのディスパリティビットはExclus
ive−ORゲート56により検査されつつあることがわか
る。OUTDISPラッチ58にすでにラッチされている遊び文
字発生器48からのディスパリティビットが最後に呼び出
された文字のランニングディスパリティビットに一致す
ると（すなわちラッチされたビットが１つの状態にあ
り、文字ビットが反対の状態にあると、DISPOK信号が動
作可能とされ、そして遊び文字発生器48により発生され
た遊び文字のディスパリティがデータレジスタ30〜33内
の文字のランニングディスパリティと同期または整合す
る。
クロック24は再スタートされる。前述のように、制御ロ
ジックは残りのフレームデータを排除するためにTBCSYN
COK信号を発生を開始する。一般にフレームデータが排
除された後に遊び文字がチャンネルプロセサ16によって
第１図の並列母線34を介してアウトバウンド同期化バッ
ファ29に送られる。この間、すなわち再スタートモード
においてストップラッチ110はセットされたままであ
る。またこの再スタートモードでディスパリティがExcl
usive−ORゲート56により正しいとされると、新しいデ
ータ文字が、TBCカウンタ65が動作可能となるとFIFOデ
ータレジスタ30〜33にロードされる。しかしながらこの
期間においてはアンロード信号は動作不能−SI信号によ
り動作不能とされそしてFIFOレジスタ30〜33間の文字は
捨てられる。また再スタート中に正しいディスパリティ
の遊び文字が動作可能＋SI信号により出力レジスタ38に
対しマルチプレクス処理される。データ文字が捨てられ
るつつあってもそれらのディスパリティビットはExclus
ive−ORゲート56により検査されつつあることがわか
る。OUTDISPラッチ58にすでにラッチされている遊び文
字発生器48からのディスパリティビットが最後に呼び出
された文字のランニングディスパリティビットに一致す
ると（すなわちラッチされたビットが１つの状態にあ
り、文字ビットが反対の状態にあると、DISPOK信号が動
作可能とされ、そして遊び文字発生器48により発生され
た遊び文字のディスパリティがデータレジスタ30〜33内
の文字のランニングディスパリティと同期または整合す
る。
ディスパリティが一致しないと、DISPOK信号は動作不能
とされ、TBCカウンタ65を動作不能にし、それによりデ
ィスパリティが整合するまでTBCカウンタ65を停止させ
ることがわかる。このようにディスパリティを整合させ
るに適した時間だけ待機した後に、チャンネルプロセサ
16は入力端子102にスタート信号を送ることによりスト
ップラッチ110をリセットし、それによりアウトバウン
ド同期化バッファ29をその正常の動作モードにもどす。
とされ、TBCカウンタ65を動作不能にし、それによりデ
ィスパリティが整合するまでTBCカウンタ65を停止させ
ることがわかる。このようにディスパリティを整合させ
るに適した時間だけ待機した後に、チャンネルプロセサ
16は入力端子102にスタート信号を送ることによりスト
ップラッチ110をリセットし、それによりアウトバウン
ド同期化バッファ29をその正常の動作モードにもどす。
第５図は同期ラッチ88〜91の内の１個の構成を示す。同
期ラッチ88〜91は夫々は一対のL1/L2ラッチ150と151を
含む。ラッチ対150,151はデータがL1ラッチのＤ入力に
同時に入るように並列に接続される。対150のL1ラッチ
は第３図のL1X分割クロックでクロックされる。対150の
L2ラッチは第３図のL2Xクロックでクロックされる。図
示のように、対151のL1ラッチは第３図のL1Yクロックで
クロックされ、L2ラッチはL2Yクロックでクロックされ
る。ラッチ対150,151の出力はORゲート152に接続し、こ
のゲートの出力がその夫々の同期ラッチの出力となる。
このように、ラッチ対150,151は互いに１クロックサイ
クルだけオフセットした、異なった分割クロック対を用
いる。前述のように対150と151のラッチは同一のデータ
入力を有し、それらの出力はORゲート152によりOR処理
される。この構造はクロックサイクル毎に非同期信号を
サンプリングし、その間、第3A、3B図夫々のL1およびL2
クロック間の不安定性待ち時間（met−aslability wait
time）を拡大する。
期ラッチ88〜91は夫々は一対のL1/L2ラッチ150と151を
含む。ラッチ対150,151はデータがL1ラッチのＤ入力に
同時に入るように並列に接続される。対150のL1ラッチ
は第３図のL1X分割クロックでクロックされる。対150の
L2ラッチは第３図のL2Xクロックでクロックされる。図
示のように、対151のL1ラッチは第３図のL1Yクロックで
クロックされ、L2ラッチはL2Yクロックでクロックされ
る。ラッチ対150,151の出力はORゲート152に接続し、こ
のゲートの出力がその夫々の同期ラッチの出力となる。
このように、ラッチ対150,151は互いに１クロックサイ
クルだけオフセットした、異なった分割クロック対を用
いる。前述のように対150と151のラッチは同一のデータ
入力を有し、それらの出力はORゲート152によりOR処理
される。この構造はクロックサイクル毎に非同期信号を
サンプリングし、その間、第3A、3B図夫々のL1およびL2
クロック間の不安定性待ち時間（met−aslability wait
time）を拡大する。
FIFOの深さ（depth）は同期ラッチ88〜91の不安定性待
ち時間によりきまる。第１表は第２、4A、4B図のラッチ
を示しそしてそれらラッチに含まれるビットの数とそれ
らのクロックを示している。
ち時間によりきまる。第１表は第２、4A、4B図のラッチ
を示しそしてそれらラッチに含まれるビットの数とそれ
らのクロックを示している。
第１図のインバウンド同期化バッファ25は、遊び文字発
生器48とそれに関連したディスパリティチェックおよび
制御回路のない第２−５図について述べたアウトバウン
ド同期化バッファ29と同じでもよいことがわかる。
生器48とそれに関連したディスパリティチェックおよび
制御回路のない第２−５図について述べたアウトバウン
ド同期化バッファ29と同じでもよいことがわかる。
また、ここに示す同期化バッファについて用いられるLS
SD回路以外の技術を用いることが出来ることも明らかで
ある。更にデータ文字のランニングディスパリティ値は
データレジスタ30〜33を夫々にランニングディスパリテ
ィビットを記憶する以外に、適当な回路により計算する
ことが出来る。
SD回路以外の技術を用いることが出来ることも明らかで
ある。更にデータ文字のランニングディスパリティ値は
データレジスタ30〜33を夫々にランニングディスパリテ
ィビットを記憶する以外に、適当な回路により計算する
ことが出来る。
本発明のデータリンクでは送信器と受信器の双方がその
リンクを介して知覚可能（intelligible）なデータ文字
を常に送ることにより連続同期動作を行うようにされ
る。メッセージフレームが送られていないときには遊び
文字が送られてデータリンクを同期状態に維持する。デ
ータリンクの端における送信器および受信器は常にデー
タリンクと正しく同期して動作しないから、データ送信
器とデータリンクの間およびデータ受信器とデータリン
クの間に夫々１個ずつ一対のデータ同期化バッファを設
ける必要がある。
リンクを介して知覚可能（intelligible）なデータ文字
を常に送ることにより連続同期動作を行うようにされ
る。メッセージフレームが送られていないときには遊び
文字が送られてデータリンクを同期状態に維持する。デ
ータリンクの端における送信器および受信器は常にデー
タリンクと正しく同期して動作しないから、データ送信
器とデータリンクの間およびデータ受信器とデータリン
クの間に夫々１個ずつ一対のデータ同期化バッファを設
ける必要がある。
第１図はチャンネル、データリンクおよびインバウンド
同期化バッファおよびチャンネルとデータリンクの間の
アウトバウンド同期化バッファを有するデータ処理シス
テムの全体図、 第２図は第１図のアウトバウンド同期化バッファにおけ
るデータの流れを示すブロック図、 第３図は第１図のアウトバウンド同期化バッファの種々
のラッチを駆動するために用いられるクロックの波形を
示すタイミング図、 第4A、4B図は線ａ−ａで接続して第１図のアウトバウン
ド同期化バッファの制御回路のブロック図を作成する
図、 第５図は第4A図の同期化ラッチの内の１個の構成を示す
ブロック図である。 10……データ処理システム、12……コンピュータ、14…
…チャンネル、16……チャンネルプロセサ、18……デー
タリンク、19……入力／出力装置、20……非直列化回
路、22……直列化回路、24……チャンネルクロック、26
……伝送バイトクロック（TBC）、27……受信バイトク
ロック（RBC）、28,29……同期化バッファ、30〜33……
多ビット文字レジスタ、34……並列母線、36……マルチ
プレクサ、38……出力レジスタ、40……並列出力母線、
48……遊び文字発生器。
同期化バッファおよびチャンネルとデータリンクの間の
アウトバウンド同期化バッファを有するデータ処理シス
テムの全体図、 第２図は第１図のアウトバウンド同期化バッファにおけ
るデータの流れを示すブロック図、 第３図は第１図のアウトバウンド同期化バッファの種々
のラッチを駆動するために用いられるクロックの波形を
示すタイミング図、 第4A、4B図は線ａ−ａで接続して第１図のアウトバウン
ド同期化バッファの制御回路のブロック図を作成する
図、 第５図は第4A図の同期化ラッチの内の１個の構成を示す
ブロック図である。 10……データ処理システム、12……コンピュータ、14…
…チャンネル、16……チャンネルプロセサ、18……デー
タリンク、19……入力／出力装置、20……非直列化回
路、22……直列化回路、24……チャンネルクロック、26
……伝送バイトクロック（TBC）、27……受信バイトク
ロック（RBC）、28,29……同期化バッファ、30〜33……
多ビット文字レジスタ、34……並列母線、36……マルチ
プレクサ、38……出力レジスタ、40……並列出力母線、
48……遊び文字発生器。
Claims (12)
- 【請求項１】チャネルからのデータ文字をデータリンク
に置くための同期化バッファ回路であって、 データ文字を受けるための入力とデータリンクに接続さ
れた出力を有するファーストインファーストアウト（FI
FO）バッファと、 前記FIFOを満たすための第１クロックと、 前記FIFOを空にするための第２クロックと、 前記FIFOの前記出力に接続する遊び文字（アイドルキャ
ラクタ）発生器と、 前記第１クロックに接続された入力を有し、前記第１ク
ロックが停止していることを検出したとき、前記データ
リンク上に前記アイドルキャラクタ発生器により発生さ
れたアイドルキャラクタを置くための検出手段と、 前記第１クロックが再スタートしたときに、前記FIFOの
アンローディングを再スタートさせるための再スタート
手段と、 前記FIFOに接続された第１入力と前記アイドルキャラク
タ発生器に接続された第２入力とを有し、データ文字の
ランニングディスパリティが前記アイドルキャラクタ発
生器からのアイドルキャラクタと同期したとき、前記ア
イドルキャラクタの代わりにデータ文字を前記データリ
ンクに置くためのディスパリティ同期化手段と、 を有する同期化バッファ回路。 - 【請求項２】チャネルからのデータ文字をデータリンク
に置くための同期化バッファ回路であって、 データ文字を受けるための入力とデータリンクに接続さ
れた出力を有するファーストインファーストアウト（FI
FO）バッファと、 前記FIFOを満たすための第１クロックと、 前記FIFOを空にするための第２クロックと、 前記FIFOの前記出力に接続する遊び文字（アイドルキャ
ラクタ）発生器と、 前記第１クロックに接続された入力を有し、前記第１ク
ロックが停止していることを検出したとき、前記データ
リンク上に前記アイドルキャラクタ発生器により発生さ
れたアイドルキャラクタを置くための検出手段と、 前記FIFOバッファの中にある複数のデータレジスタと、 前記第１クロックに接続され、前記データレジスタを順
次ロードする順次ロード信号を発生する第１カウンタ
と、 前記第２クロックに接続され、前記データレジスタを順
次アンロードする順次アンロード信号を発生するための
第２カウンタと、 夫々のデータレジスタについて１個設けられ、前記ロー
ド信号によりセットされてそのデータレジスタが空であ
ることを示し、前記アンロード信号によりリセットされ
てそのデータレジスタが空でないことを示す、複数の空
ラッチと、 を有する同期化バッファ回路。 - 【請求項３】前記ロード信号とアンロード信号の不安定
待ち時間を同期化するための同期化ラッチ手段を含む請
求項２記載の同期化バッファ回路。 - 【請求項４】前記検出手段は前記空ラッチに接続され、
前記データレジスタのうちの少なくとも３個が空となる
ことを検出するためのゲート手段を含む請求項２記載の
同期化バッファ回路。 - 【請求項５】前記ゲート手段は前記データレジスタがシ
ーケンスをはずれてロードされているかどうかを検出す
る請求項４記載の同期化バッファ回路。 - 【請求項６】前記検出手段は、前記ゲート手段に接続さ
れた入力と前記第２カウンタに接続された出力とを有
し、前記第１カウンタが停止されるとき前記第２カウン
タを停止させるストップ信号を発生するためのストップ
ラッチ手段を含む請求項５記載の同期化バッファ回路。 - 【請求項７】前記データレジスタの夫々に接続された入
力と、 前記アイドルキャラクタ発生器に接続された入力と、 前記ストップラッチがストップ信号を発生しないとき前
記データレジスタを順次マルチプレクス処理し、前記ス
トップラッチ手段がストップ信号を発生するとき前記ア
イドルキャラクタをマルチプレックス処理するように、
前記アンロード信号とストップ信号を受けるためのマル
チプレクサ制御入力と、 を有するマルチプレクサ手段を含む請求項６記載の同期
化バッファ回路。 - 【請求項８】前記ディスパリティ同期化手段は、前記マ
ルチプレクサ手段を通じてマルチプレクス処理された最
後のデータレジスタの内容のランニングディスパリティ
を検出するためのランニングディスパリティ検出器を含
み、前記アイドルキャラクタ発生器は前記ディスパリテ
ィ検出器に接続されて、それにより検出されるディスパ
リティに対し逆のディスパリティを持つアイドルキャラ
クタを発生する請求項７記載の同期化バッファ回路。 - 【請求項９】前記データレジスタの夫々はランニングデ
ィスパリティビットを記憶し、前記ストップラッチ手段
は更に非送信アイドル信号を発生し、 前記ランニングディスパリティ発生器は第２ゲート手段
を有し、前記第２ゲート手段は、前記データレジスタの
全てに接続された入力と、前記非送信アイドル信号を受
ける入力とを有し、前記アンロード信号によりアンロー
ドされた最後のデータレジスタのランニングディスパリ
ティが、前記非送信アイドル信号により、前記第２ゲー
ト手段とOUTDISPラッチとを通され、前記OUTDISPラッチ
は、前記第２ゲート手段からのランニングディスパリテ
ィビットをラッチする前記第２ゲート手段の出力に接続
されている請求項８記載の同期化バッファ回路。 - 【請求項１０】前記第２カウンタと前記マルチプレクサ
手段の間に接続された第３ゲート手段を有し、前記第３
ゲート手段は前記ストップラッチ手段に接続された入力
を有し、前記ストップラッチ手段は、前記ストップ手段
を含む検出手段が前記第１クロックの停止を検出したと
きに、前記第２カウンタから前記マルチプレクサ手段へ
の前記アンロード信号を阻止する、請求項９記載の同期
化バッファ回路。 - 【請求項１１】インバータと第４ゲートを含み、 前記インバータは、前記アイドルキャラクタ発生器によ
り発生されたアイドルキャラクタのディスパリティを反
転させるものであり、 前記第４ゲート手段は、前記第２ゲート手段と前記OUTD
ISPラッチとの間にあって、前記第２ゲート手段の出力
に接続された第１入力と、前記ストップラッチから前記
非送信アイドル信号を受けるための第２入力と、前記イ
ンバータに接続された第３入力と、前記ストップラッチ
からの前記送信アイドル信号を受けるための第４入力
と、前記OUTDISPラッチの入力に接続された出力とを有
し、 前記非送信アイドル信号が発生されたとき前記第2ANDゲ
ートからのランニングディスパリティビットが前記第4A
NDゲートを通って前記OUTDISPラッチへ至り、前記送信
アイドル信号が前記ストップラッチにより発生されたと
き、前記アイドルキャラクタ発生器から反転したディス
パリティビットが前記第4ANDゲートを通って前記OUTDIS
Pラッチへ至る、請求項10記載の同期化バッファ回路。 - 【請求項１２】前記第２ゲート手段に接続された第１入
力と、前記OUTDISPラッチに接続された第２入力と、前
記OUTDISPラッチにラッチされた１つのビットが前記第
２ゲート手段からのビットとは反対の状態を有するとき
にDISPOK信号を発生する出力と、を有する第５ゲート手
段と、 前記ストップラッチの出力と前記第２カウンタとの間に
あって、前記ストップラッチの出力に接続された第１入
力と、前記第５ゲート手段の出力に接続されて前記DISP
OK信号を受ける第２入力と、前記第２カウンタに接続さ
れた出力とを有し、 前記第２カウンタが、前記ストップラッチが送信アイド
ル信号を発生するかあるいは前記第5ANDゲートが前記DI
SPOK信号を発生しないとき停止し、それにより、前記ア
イドルキャラクタ発生器がデータリンクに置かれるべき
アイドルキャラクタを発生しているときあるいは前記FI
FOからアンロードされているデータ文字のランニングデ
ィスパリティビットがデータリンクに最後に置かれたア
イドルキャラクタと同期しないとき、第２カウンタを停
止する、第６ゲート手段と、 を含む請求項11記載の同期化バッファ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/428,797 US5003558A (en) | 1989-10-30 | 1989-10-30 | Data synchronizing buffers for data processing channels |
| US428797 | 1989-10-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03147045A JPH03147045A (ja) | 1991-06-24 |
| JPH0748194B2 true JPH0748194B2 (ja) | 1995-05-24 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2258775A Expired - Lifetime JPH0748194B2 (ja) | 1989-10-30 | 1990-09-27 | 同期化バッファ回路 |
Country Status (4)
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|---|---|
| US (1) | US5003558A (ja) |
| EP (1) | EP0429786B1 (ja) |
| JP (1) | JPH0748194B2 (ja) |
| DE (1) | DE69029248D1 (ja) |
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-
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