JP2003316338A - デジタルデータ送受信回路を備える平板ディスプレイ装置（ｆｌａｔｐａｎｅｌｄｉｓｐｌａｙｈａｖｉｎｇｔｒａｎｓｍｉｔｔｉｎｇａｎｄｒｅｃｅｉｖｉｎｇｃｉｒｃｕｉｔｆｏｒｄｉｇｉｔａｌｉｎｔｅｒｆａｃｅ） - Google Patents

デジタルデータ送受信回路を備える平板ディスプレイ装置（ｆｌａｔｐａｎｅｌｄｉｓｐｌａｙｈａｖｉｎｇｔｒａｎｓｍｉｔｔｉｎｇａｎｄｒｅｃｅｉｖｉｎｇｃｉｒｃｕｉｔｆｏｒｄｉｇｉｔａｌｉｎｔｅｒｆａｃｅ）

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JP2003316338A
JP2003316338A JP2003043925A JP2003043925A JP2003316338A JP 2003316338 A JP2003316338 A JP 2003316338A JP 2003043925 A JP2003043925 A JP 2003043925A JP 2003043925 A JP2003043925 A JP 2003043925A JP 2003316338 A JP2003316338 A JP 2003316338A
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Jun-Hyung Souk
ヒョン ソック，ジュン
Jong-Seon Kim
ソン キム，ジョン
Seung-Woo Lee
ウ リー，ソン
Myung-Ryul Choi
リュル チョイ，ミョン
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】 【課題】 ＬＶＤＳ方式を変形して一つのクロック周期
内に２ビットのデータを、１対の伝送線に２種の信号を
重畳して伝送することができ、ＴＭＤＳ方式を変形して
一つのクロック周期内に２ビットのデータを、１対の伝
送線に２種の信号を重畳して伝送することができるデジ
タルデータ送受信回路を提供する。 【解決手段】 デジタルデータ送受信回路は、第１電流
源、入力データの下位ビット状態によって供給の有無が
制御される第２電流源、第１及び第２電流源が合流させ
られるノードに連結されて入力データの上位ビット状態
によって二つの電流源による電流の伝送経路を決定する
トランジスタ回路で構成された送信端、送信端の信号を
伝達するための伝送線及び伝送線に連結された終端抵
抗、終端抵抗にかかる電圧から出力データを検出する出
力検出回路で構成された受信端を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はデジタルデータ送受
信回路に関し、さらに詳しくは装置内のチップ間接続、
例えば液晶表示装置などのような表示システムでグラフ
ィック信号生成モジュールと液晶表示モジュールの間ま
たは液晶表示モジュール内のタイミング制御ＩＣとデー
タドライバーＩＣの間などに適用できるデジタルデータ
送受信回路に関する。
【０００２】
【従来の技術】表示装置分野において陰極線管（CRT）
は空間を多く占めて電力消費が大きいため次第に平板デ
ィスプレイ装置に代替されている傾向である。特に、液
晶表示装置（LCD）は大型化、高画質、軽薄化、低消費
電力化の進行によって、このような平板ディスプレイ分
野においても特に脚光を浴びている。
【０００３】このような液晶表示装置ではグラフィック
データを生成するモジュールと液晶表示モジュールの
間、または液晶表示モジュール内でタイミング制御ＩＣ
とデータドライバーＩＣの間のデータ伝送のためにデジ
タルインターフェースが要求される。このようなデジタ
ルインターフェースはデジタル処理された画像データを
付加的なデータ処理回路なく直接的に伝送することを可
能にするので、低費用、低消費電力及び高品質の表示装
置を実現させる。
【０００４】一般に、ＳＶＧＡ級解像度まではＴＴＬ/
ＣＭＯＳインターフェースを使用したデータ伝送が主に
用いられるが、ＸＧＡ級以上ではタイミングマージン、
ＥＭＩ、ＥＭＣなどの技術的難関を克服するためにＬＶ
ＤＳ（low voltage differential signaling）、ＴＭＤ
Ｓ（transition minimized differential signalin
g）、ＲＳＤＳ（reduced swing differential signalin
g）方式のようなデジタルインターフェースが用いられ
る。
【０００５】一方、液晶表示装置が大画面化するにした
がって、このようなデジタルインターフェースに対して
もデータ伝送率の向上、データ伝送時の電力消費減少、
ＥＭＩ向上及びノイズに対する適応性の観点で多くの改
良が要求されている。
【０００６】
【発明が解決しようとする課題】本発明は前述のような
技術的背景で考案されたものであって、ＬＶＤＳ方式を
変形して、一つのクロック周期内に２ビットのデータ
を、１対の伝送線に２種の信号を重畳して伝送すること
ができるデジタルデータ送受信回路を提供することに第
１目的がある。
【０００７】本発明の第２目的はＴＭＤＳ方式を変形し
て一つのクロック周期内に２ビットのデータを、１対の
伝送線に２種の信号を重畳して伝送することができるデ
ジタルデータ送受信回路を提供することにある。
【０００８】本発明の第３目的は電流伝達方式を利用し
て一つのクロック周期内に２ビットのデータを、１対の
伝送線に２種の信号を重畳して伝送することができるデ
ジタルデータ送受信回路を提供することにある。
【０００９】本発明の第４目的は電流伝達方式を利用し
て一つのクロック周期内に３ビットのデータを、１対の
伝送線に３種の信号を重畳して伝送することができるデ
ジタルデータ送受信回路を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するため
の本発明のデジタルデータ送受信回路は、一つのクロッ
ク周期内に少なくとも２ビットのデータを伝送するた
め、送信端において前記伝送データの各ビットの状態に
応じて一つの伝送電流の電流方向及び電流値を各々調節
して変調し、受信端において前記データにより変調され
た伝送電流を分析することによって前記伝送データを元
通りに復元することを特徴とする。前記目的を達成する
ための本発明のデジタルデータ送受信回路は、第１電流
源、入力データの下位ビット状態によって供給有無が制
御される第２電流源、前記第１及び第２電流源の合流点
ノードに連結されて入力データの上位ビット状態によっ
て前記二つの電流源による合成電流の伝送経路が変化す
るトランジスタ回路で構成された２端子送信端と、前記
送信端の信号を伝達するための伝送線対と、前記伝送線
対に連結された終端抵抗、前記終端抵抗に生じる電圧に
よって出力データを検出する出力検出回路で構成された
受信端と、を含む。
【００１１】前記本発明の構成において、前記第１電流
源は通常の電流源であるが、前記第２電流源は通常の電
流源と電圧制御開閉器たとえば電界効果トランジスタの
直列回路として構成できる。前記電界効果トランジスタ
は、ゲートに前記入力データの下位ビットが印加されて
電流をオン・オフするようになっている。 前記トラン
ジスタ回路は前記二つの電流源が合流させられるノード
に、ドレーンとソースが順次に連結された一対のトラン
ジスタと、前記一対のトランジスタに並列に形成された
一対のトランジスタで構成され、前記各対のトランジス
タの間の接点は前記伝送線と連結され、前記各トランジ
スタのうちの対称の位置にあるトランジスタに入力デー
タの上位ビットとその反転ビットが各々印加されるよう
に構成される。即ち、前記伝送経路が変化するトランジ
スタ回路は、前記二つの電流源が合流させられるノード
から２個の出力端子つまり２端子送信端に向かって、一
対のトランジスタのドレーン・ソース電流路が各々連結
され、また前記２個の出力端子から電源帰路たとえば接
地点に向かって他の一対のトランジスタのドレーン・ソ
ース電流路が各々連結されて構成され、前記各対のトラ
ンジスタの間の接点は前記伝送線と連結され、前記各ト
ランジスタのうちの出力端子に対して対称の位置にある
トランジスタには、入力データの上位ビットとその反転
ビットが各々印加される、つまり、４個のトランジスタ
からなる環の中で隣接トランジスタには互いに反対の信
号が印加されるように入力回路が構成されている。
【００１２】このように構成することにより、一つのク
ロック周期内に２ビットのデータを、１対の伝送線に２
種の信号を重畳して伝送するマルチプレクサーが得ら
れ、受信端では同期検出のために５０％デューティーの
クロックを再生し、その立ち上がりと立ち下がりをタイ
ムシフトして伝送信号のサンプリングをすることも可能
で、また、電流伝達方式により、電流インパルスを伝播
伝送できるようにインピーダンス整合した伝送線を利用
することによってノイズに強く、効果的である。
【００１３】前記説明された本発明の目的、技術的構成
及びその効果は下記の実施例に関する説明を通じてさら
に明白になる。
【００１４】
【発明の実施の形態】以下、添付した図面を参照して本
発明の好ましい実施例を詳細に説明する。
【００１５】まず、図１乃至図５を参照して本発明の第
１実施例によるデジタルデータ送受信回路を説明する。
【００１６】図１に示された第１実施例によるデジタル
データ送受信回路は既存のＬＶＤＳ方式を改良したもの
で、一つのクロック周期内に２ビットのデータを伝送す
ることができる回路である。
【００１７】図１に示されているように、第１実施例に
よるデジタルデータ送受信回路は送信端、受信端及びこ
れら送信端と受信端を連結する伝送線１１に分けられ
る。
【００１８】前記送信端は常に供給される一つの電流源
（電流値=ＩD）、入力データの下位ビット状態によって
供給の有無が制御されるようにＮＭＯＳトランジスタ
（ＮＭ１）を経由して前記電流源と合流させられる他の
電流源（電流値=ＩD）、前記二つの電流源が合流させら
れるノードに連結されて入力データの上位ビット状態に
よって前記電流源の伝送経路を決定する４つのＮＭＯＳ
トランジスタで構成される。
【００１９】より詳しくは、前記二つの電流源が合流さ
せられるノードと電源帰路の間に、ドレーン・ソース電
流路が直列に連結された一対のＮＭＯＳトランジスタ
（ＮＭ２、ＮＭ４）と、前記ノードと電源帰路の間にド
レーン・ソース電流路が直列に連結された一対のＮＭＯ
Ｓトランジスタ（ＮＭ３、ＮＭ５）とが設けられてい
る。前記各ＮＭＯＳトランジスタの直列接続点は伝送線
１１と連結され、この伝送線の受信側両端には終端抵抗
として抵抗（Ｒ）が連結される。
【００２０】入力データ（Ｄ１、Ｄ２）は一つのクロッ
ク周期内に２ビットずつ入力され、入力データ（Ｄ１、
Ｄ２）の上位ビット（Ｄ１）はＮＭＯＳトランジスタ
（ＮＭ３、ＮＭ４）のゲートに各々印加され、前記上位
ビットの反転ビット（/Ｄ１）はＮＭＯＳトランジスタ
（ＮＭ２、ＮＭ５）に各々印加される。ここで、上位ビ
ット（Ｄ１）の状態（ロー・ハイ）によって、各ＭＯＳ
トランジスタのオン・オフ状況が（ローの時、ＮＭ２=
オン、ＮＭ５=オン、 ＮＭ３=オフ、ＮＭ４=オフ）また
は（ハイの時、ＮＭ２=オフ、ＮＭ５=オフ、ＮＭ３=オ
ン、ＮＭ４=オン）になり、電流路が反転する。一方、
入力データの下位ビット（Ｄ２）の状態によって、ＮＭ
ＯＳトランジスタ（ＮＭ１）がターンオンまたはターン
オフされて他の電流源（ＩD）の供給の有無が決定され
るので、 合流ノードを通過する電流値を２ＩDまたはＩ
Dと変化させる。
【００２１】したがって、上位ビット（Ｄ１）は送信端
電流の方向情報を示し、下位ビット（Ｄ２）は電流量情
報を示すと言える。また、送信端において前記伝送デー
タの各ビット（Ｄ１、Ｄ２）の状態に応じて一つの伝送
電流の電流方向及び電流値を各々調節して変調し、受信
端において前記データにより変調された伝送電流を電圧
比較回路などを用いて分析し、論理演算処理することに
よって前記伝送データを元通りに復元する、ということ
もできる。
【００２２】前記受信端は伝送線１１の両端a及びbに連
結された終端抵抗（Ｒ）と、この抵抗（Ｒ）の両端に連
結された出力検出回路１２からなる。出力検出回路１２
は３つの比較器１３、１４、１５と論理和素子（ＯＲ回
路）１６からなっている。上位ビット検出用比較器１３
の正入力端（非反転入力端）にはａノードが連結され、
負入力端（反転入力端）にはｂノードが連結される。下
位ビット検出用の第１比較器１４の正入力端にはａノー
ドが連結され、負入力端にはレファレンス電圧（Ｖｒｅ
ｆ）が印加され、下位ビット検出用の第２比較器１５の
正入力端にはｂノードが連結され、負入力端にはレファ
レンス電圧（Ｖｒｅｆ）が印加される。上位ビット検出
用比較器１３の出力は受信端の出力（ｏｕｔ１）として
提供され、下位ビット検出用比較器１４、１５の出力は
論理和素子１６によって論理和演算された後、受信端の
出力（ｏｕｔ２）として提供される。前記比較器のレフ
ァレンス電圧（Ｖｒｅｆ）は電流帰路たとえば接地点を
基準にして（1.5Ｒ＊ID）に設定される（理由後述）。
【００２３】図２に示された図表には入力データ（Ｄ
１、Ｄ２）の状態によって終端抵抗（Ｒ）に流れる電流
（ＩR）とその両端電圧（Ｖａ−Ｖｂ）が示されてい
る。例えば、入力データ（Ｄ１、Ｄ２）が（０、１）で
あれば、終端抵抗（Ｒ）に流れる電流の方向はｂノード
からａノードを向かう方向であり、その量は２ＩDとな
る。反対に、入力データ（Ｄ１、Ｄ２）が（１、０）で
あれば、終端抵抗（Ｒ）に流れる電流の方向はａノード
からｂノードを向かう方向であり、その量はＩDとな
る。
【００２４】図３ａ乃至図３ｄには受信端から伝送され
た信号に対する出力値を決定する原理が示されてある。
【００２５】まず図３ａの場合、レファレンス電圧（Ｖ
ｒｅｆ）が適切に設定されていると仮定すれば、入力デ
ータ（Ｄ１、Ｄ２）が（０、０）である時、終端抵抗
（Ｒ）にはｂノードからａノードを向かってＩDの大き
さを有する電流が流れて出力（ｏｕｔ１）値は'０'とな
り、出力（ｏｕｔ２）値は'０'となる。図３ｂでは、入
力データ（Ｄ１、Ｄ２）が（０、１）であれば、終端抵
抗（Ｒ）にｂノードからａノードを向かって２ＩDの大
きさを有する電流が流れ、出力（ｏｕｔ１）値は'０'に
なり、出力（ｏｕｔ２）値は'１'となる。図３ｃでは、
入力データ（Ｄ１、Ｄ２）が（１、０）である時、終端
抵抗（Ｒ）にａノードからｂノードを向かってＩDの大
きさを有する電流が流れ、出力（ｏｕｔ１）値は'１'に
なり、出力（ｏｕｔ２）値は'０'となる。図３ｄでは、
入力データ（Ｄ１、Ｄ２）が（１、１）である時、終端
抵抗（Ｒ）にａノードからｂノードを向かって２ＩDの
大きさを有する電流が流れて、出力（ｏｕｔ１）値は'
１'になり、出力（ｏｕｔ２）値は'１'となる。
【００２６】したがって、出力検出回路１２の出力（ｏ
ｕｔ１）は入力データの上位ビット（Ｄ１）に対する受
信結果となり、出力（ｏｕｔ２）は入力データの下位ビ
ット（Ｄ２）に対する受信結果となる。一方、下位ビッ
ト検出用比較器１４、１５に設定されるレファレンス電
圧は、下側トランジスタＮＭ４、ＮＭ５のオン抵抗が終
端抵抗Ｒよりも十分に低いと仮定して、ｂ端の電位が
（Ｒ＊ID）であるか（２Ｒ＊ID）であるかを識別するた
めに、中間レベルの（1.5Ｒ＊ID）とすることが好まし
い。
【００２７】図４ａ及び図４ｂには終端抵抗（Ｒ）にか
かる電圧の波形が示されている。つまり、入力データに
よって電圧スイング（ピーク対ピーク）は最大４ＩDＲ
となる。入力データ（Ｄ１、Ｄ２）が（０、１）から
（１、１）に変わる時、最大電圧スイングが発生し、こ
の時に伝送線やトランジスタの充電用電力消費が最も多
くなる。ただし、静的電力消費は変わらない。
【００２８】図５ａ乃至図５ｅには図１に示された回路
の各信号に対するシミュレーション結果が示されてい
る。前記シミュレーションにはＨＳＰＩＣＥプログラム
が用いられた。
【００２９】図５ａには入力データの上位ビット（Ｄ
１）の波形が示されており、図５ｂには入力データの下
位ビット（Ｄ２）の波形が示されている。また、図５ｃ
には終端抵抗両端電圧（Ｖａ−Ｖｂ、Ｖｂ−Ｖａ）の波
形が示されており、図５ｄには受信端の出力（ｏｕｔ
１、ｏｕｔ２）の波形が示されている。図５ｅは図面に
示していないデコーダーを経て得られた波形であって、
元のデータが復元された値である。本シミュレーション
では３．５ｍＡの二つの電流源が用いられ、伝送線は無
損失伝送線であり、特性インピーダンスは１００オー
ム、終端抵抗１００オーム、ロードキャパシタンスは３
０ｐＦとした。前記図５ｅでは、送信端の入力データＤ
１（０１１０）とＤ２（０１０１）に対して、受信端で
デコーダー（図示せず）によって、Ｄ１とＤ２の排他的
論理和（exclusive OR）演算を実行して得られた元の奇
数番目データ（００１１）と偶数番目データ（０１０
１）の復元結果が示されている。送信端で伝送しようと
した元のデータは（０００１１０１１）である。
【００３０】つまり、本発明の第１実施例によるデジタ
ルデータ送受信回路は一つのクロック周期内に２ビット
のデータを伝送することができる。
【００３１】次に、図６乃至図１０を参照して本発明の
第２実施例によるデジタルデータ送受信回路を説明す
る。
【００３２】図６に示された第２実施例によるデジタル
データ送受信回路は既存のＴＭＤＳ方式を改良したもの
であって、一つのクロック周期内に２ビットのデータ
を、１対の伝送線に２種の信号を重畳して伝送すること
ができる回路である。
【００３３】図６に示されているように、第２実施例に
よるデジタルデータ送受信回路は送信端１０、受信端及
びこれら送信端と受信端を連結させる伝送線３０からな
る。伝送線３０は二つの電流経路（Ｉ１、Ｉ２）を有し
ている。
【００３４】送信端は基準電流（Ｉｒｅｆ）を生成する
ための電流源とＮＭＯＳトランジスタ（ＮＭ１）、伝送
線３０の二つの電流経路に各々連結され、ＮＭＯＳトラ
ンジスタ（ＮＭ１）に対してミラー関係である二つの並
列連結されたＮＭＯＳトランジスタ（ＮＭ２、ＮＭ３、
ＮＭ４、ＮＭ５）、各ＮＭＯＳトランジスタ（ＮＭ２、
ＮＭ３、ＮＭ４、ＮＭ５）が位置した経路の導通有無を
制御するためのスイッチングトランジスタ（Ｓ１、Ｓ
２、Ｓ３、Ｓ４）、入力データ（Ｄ１、Ｄ２）の両ビッ
トを利用して各スイッチングトランジスタ（Ｓ１、Ｓ
２、Ｓ３、Ｓ４）の入力条件を決定するためのゲート素
子２１、２２、２３で構成される。
【００３５】前記受信端は電源電圧と伝送線３０の各電
流経路の間で二つの直列連結された抵抗で構成された負
荷回路と、前記負荷回路の所定ノードの電圧値に基づい
て出力を決定する出力検出回路４０で構成される。出力
検出回路４０は３つの比較器４１、４２、４３と、二つ
の比較器４２、４３の出力を論理和演算するゲート素子
４４で構成される。比較器４１の出力は出力データ（Ｄ
１´）として提供され、ゲート素子４４の出力は出力デ
ータ（Ｄ２´）として提供される。
【００３６】本発明の第２実施例によるデジタルデータ
送受信回路の送信端１０は２種の入力データ（Ｄ１、Ｄ
２）によって伝送線３０の二つの電流経路に流れる電流
（Ｉ１、Ｉ２）を決定し、これら入力データが伝送され
るようにする。受信端の出力データ（Ｄ１´）は入力デ
ータ（Ｄ１）が伝送された結果であり、出力データ（Ｄ
２´）は入力データ（Ｄ２）が伝送された結果である。
【００３７】前記受信端で出力データ（Ｄ１´）が伝送
される原理は伝送線３０の電流Ｉ１とＩ２の量を前記負
荷回路によって電圧に変換した後、これを比較して、も
しＩ１がＩ２より大きければ、出力データ（Ｄ１´）
は'０'になり、Ｉ１がＩ２より小さければ、出力データ
（Ｄ１´）は'１'となる。また、出力データ（Ｄ２´）
は電流Ｉ１とＩ２の差の程度によって値が決定される
が、もし二つの電流の差が２Ｉｒｅｆであれば'１'にな
る。これは二つの電流のうちの一つが３Ｉｒｅｆである
場合を意味する。前記電流Ｉ１、Ｉ２が有することがで
きる値は送信端１０の回路を見てみれば、Ｉｒｅｆ、２
Ｉｒｅｆ、３Ｉｒｅｆのうちの一つであることが分か
る。
【００３８】送信端１０のスイッチングトランジスタ
（Ｓ１、Ｓ２、Ｓ３、Ｓ４）は入力データ（Ｄ１、Ｄ
２）の値によって導通の有無が制御され、これにより、
予め設定された電流値を生成するように構成されたＮＭ
ＯＳトランジスタ（ＮＭ２、ＮＭ３、ＮＭ３、ＮＭ４）
が位置した電流経路の導通有無が制御される。図６に示
されているように、ＮＭＯＳトランジスタ（ＮＭ２）は
電流源とＮＭＯＳトランジスタ（ＮＭ１）によって基準
電流（Ｉｒｅｆ）と同一な値を生成し、ＮＭＯＳトラン
ジスタ（ＮＭ３）は基準電流（Ｉｒｅｆ）の二倍の値を
生成し、ＮＭＯＳトランジスタ（ＮＭ４）は基準電流
（Ｉｒｅｆ）と同一な値を生成する。ＮＭＯＳトランジ
スタ（ＮＭ５は基準電流（Ｉｒｅｆ）の二倍の値を生成
するので、伝送線３０の各電流経路の電流Ｉ１、Ｉ２が
有することができる電流量は１Ｉｒｅｆ、２Ｉｒｅｆ、
３Ｉｒｅｆである。
【００３９】図７には入力データ（Ｄ１、Ｄ２）による
スイッチングトランジスタ（Ｓ１、Ｓ２、Ｓ３、Ｓ４）
のオン／オフ状態と伝送線３０の各電流経路の電流（Ｉ
１、Ｉ２）が図表で整理されている。例えば、入力デー
タ（Ｄ１、Ｄ２）が１、０である時には、スイッチング
トランジスタ（Ｓ１、Ｓ４）だけがターンオンされ、電
流Ｉ１はＩｒｅｆになり、電流Ｉ２は２Ｉｒｅｆとな
る。
【００４０】図８ａ乃至図８ｄは入力データ（Ｄ１、Ｄ
２）に応じて伝送される電流から、受信端で、信号を復
元する原理を示している。前記図８ａ乃至図８ｄで各比
較器４１、４２、４３は正（＋）の入力端電圧が負
（−）の入力端電圧より大きい場合にはハイレベルを出
力し、そうでない場合にはローレベルを出力する。
【００４１】図８ａでは、入力データ（Ｄ１、Ｄ２）が
（０、０）である時、前記図７の図表からＩ１=２Ｉｒ
ｅｆ、Ｉ２=Ｉｒｅｆになり、４個の抵抗Ｒが２５オー
ムに設定されているので、ａノードの電圧Ｖａ=Ｖｄｄ
−２５*２Ｉｒｅｆ、ｂノードの電圧Ｖｂ=Ｖｄｄ−５０
*２Ｉｒｅｆ、ｃノードの電圧Ｖｃ=Ｖｄｄ−２５*Ｉｒ
ｅｆ、ｄノードの電圧Ｖｄ=Ｖｄｄ−５０*Ｉｒｅｆにな
って、出力データ（Ｄ１´、Ｄ２´）は（０、０）とな
る。ここで、Ｖｄｄは抵抗Ｒの上端を接続する電源の電
圧である。
【００４２】図８ｂでは、入力データ（Ｄ１、Ｄ２）が
（１、０）である時、前記図７の表からＩ１=Ｉｒｅ
ｆ、Ｉ２=２Ｉｒｅｆになり、ａノードの電圧Ｖａ=Ｖｄ
ｄ−２５*Ｉｒｅｆ、ｂノードの電圧Ｖｂ=Ｖｄｄ−５０
*Ｉｒｅｆ、ｃノードの電圧Ｖｃ=Ｖｄｄ−２５*２Ｉｒ
ｅｆ、ｄノードの電圧Ｖｄ=Ｖｄｄ−５０*２Ｉｒｅｆに
なって、出力データ（Ｄ１´、Ｄ２´）が（１、０）に
なる。
【００４３】図８ｃでは、入力データ（Ｄ１、Ｄ２）が
（０、１）である時、前記図７の図表からＩ１=３Ｉｒ
ｅｆ、Ｉ２=Ｉｒｅｆになり、ａノードの電圧Ｖａ=Ｖｄ
ｄ−２５*３Ｉｒｅｆ、ｂノードの電圧Ｖｂ=Ｖｄｄ−５
０*３Ｉｒｅｆ、ｃノードの電圧Ｖｃ=Ｖｄｄ−２５*Ｉ
ｒｅｆ、ｄノードの電圧Ｖｄ=Ｖｄｄ−５０*Ｉｒｅｆに
なって、出力データ（Ｄ１´、Ｄ２´）は（０、１）に
なる。
【００４４】図８ｄでは、入力データ（Ｄ１、Ｄ２）が
（１、１）である時、前記図７の図表からＩ１=Ｉｒｅ
ｆ、Ｉ２=３Ｉｒｅｆになり、ａノードの電圧Ｖａ=Ｖｄ
ｄ−２５*Ｉｒｅｆ、ｂノードの電圧Ｖｂ=Ｖｄｄ−５０
*Ｉｒｅｆ、ｃノードの電圧Ｖｃ=Ｖｄｄ−２５*３Ｉｒ
ｅｆ、ｄノードの電圧Ｖｄ=Ｖｄｄ−５０*３Ｉｒｅｆに
なって、出力データ（Ｄ１´、Ｄ２´）は（１、１）に
なる。
【００４５】図９には前記図６の回路に使用された比較
器４１、４２、４３の細部構造である。前記図９を参照
すれば、比較器は前置増幅（preamplification）部４１
１、正の入力端と負の入力端の電圧値によって出力を決
定する比較部４１２、出力バッファー４１３で構成され
ている。
【００４６】図１０ａ及び図１０ｂには本発明の第２実
施例によるデジタルデータ送受信回路のＨＳＰＩＣＥシ
ミュレーション結果が示されてある。
【００４７】図１０ａには入力データ（Ｄｉｎ１、Ｄｉ
ｎ２）即ち図６の（Ｄ１、Ｄ２）によって図６のスイッ
チングトランジスタ（Ｓ１、Ｓ２、Ｓ３、Ｓ４）のゲー
ト電圧と伝送線に流れる電流（Ｉ１、Ｉ２）の関係が示
されている。図１０ｂには受信端負荷回路の各ノード電
圧（Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ）と出力データ（Ｄｏｕｔ
１、Ｄｏｕｔ２）即ち図６の（Ｄ１´、Ｄ２´）の間の
関係が示されている。図１０ｂの上端での電圧スイング
はノードａ、ｂ、ｃ、ｄの間の低電圧スイング（low vo
ltage swing）を示しており、図１０ａのように、入力
データＤｉｎ１とＤｉｎ２が各々（０、１、０、１）、
（０、０、１、１）で順次に入力される時、出力データ
Ｄｏｕｔ１とＤｏｕｔ２が各々（０、１、０、１）、
（０、０、１、１）で出力されてその伝送結果が正しい
ということが分かる。
【００４８】本実施例では、各比較器の正入力端と負入
力端での電圧差であるＶｂｃ、Ｖｂｄ及びＶｂａは電流
の量により２５オームの終端抵抗で最大約３Ｉｒｅｆ*
２５ボルトとなる。ここで、Ｉｒｅｆは７ｍＡとし、伝
送線の特性インピーダンスは約１００オームとした。
【００４９】次に、図１１乃至図１３を参照して本発明
の第３実施例によるデジタルデータ送受信回路を説明す
る。
【００５０】図１１に示された第３実施例によるデジタ
ルデータ送受信回路はＣＭ−ＭＶＬ（Current Mode Mul
ti-Valued Logic）を利用したものであって、信号伝送
時のノイズに強くて一つのクロック周期内に２ビットの
データを、１対の伝送線に２種の信号を重畳して伝送す
ることができる回路である。
【００５１】前記図１１に示されているように、第３実
施例によるデジタルデータ送受信回路は 送信端、受信
端及びこれら送信端と受信端を連結させる伝送線５０か
らなる。
【００５２】前記送信端は、同時に入力された複数の状
態を1個の２進信号と看做して電流値にＤ／Ａ変換し送
信する。特に本実施例の前記送信端は、二つの電流経路
を有し、所定の電流値（Ｉｒｅｆ、２Ｉｒｅｆ）を前記
各電流経路に形成させる電流源と、前記各電流経路に連
結されて入力データ（Ｄ１、Ｄ２）によって前記各電流
経路の導通を制御し、前記二つの電流経路を合わせて前
記伝送線５０に連結させるＮＭＯＳトランジスタ（ＮＭ
２、ＮＭ３）からなる。前記電流源は電源電圧と接地点
の間で直列に連結されたＰＭＯＳトランジスタ（ＰＭ
１）及びＮＭＯＳトランジスタ（ＮＭ１）と、前記ＰＭ
ＯＳトランジスタ（ＰＭ１）に対してミラー関係で動作
するように連結され、各々所定の電流値（Ｉｒｅｆ、２
Ｉｒｅｆ）を有する電流経路を形成する二つのＰＭＯＳ
トランジスタ（ＰＭ２、ＰＭ３）で構成される。
【００５３】前記送信端の電流源はＭＯＳトランジスタ
の組み合わせからなり、より具体的に、電源電圧と接地
点の間で各ゲートが共通接続され、互いに直列に連結さ
れたＰＭＯＳトランジスタ（ＰＭ１）及びＮＭＯＳトラ
ンジスタ（ＮＭ１）と、前記ＰＭＯＳトランジスタ（Ｐ
Ｍ１）に対してミラー関係で連結され、各々Ｉｒｅｆ、
２Ｉｒｅｆの電流値を有する電流経路を形成するＰＭＯ
Ｓトランジスタ（ＰＭ２、ＰＭ３）で構成される。
【００５４】図１１に示す受信端の回路は、入力される
４種の電圧レベルを分離検出する回路として、ＰＭＯＳ
とＮＭＯＳの直列接続を定電流で動作させる電圧増幅回
路（入力端はＮＭＯＳゲート）を３本並列に使い、各回
路の入力閾値が低、中、高電圧となるように、例えば、
動作電流をＰＭＯＳにより小、中、大に設定し、入力用
ＮＭＯＳは３個とも同一特性にしている。即ち、前記受
信端は０．５Ｉｒｅｆ、１．５Ｉｒｅｆ、２Ｉｒｅｆの
電流値を各々有する電流経路を形成させる電流源（つま
り定電流型高抵抗）と、前記伝送線５０を通じて伝えら
れた電流を電圧に変換して増幅するために前記３つの電
流経路を制御するトランジスタ（ＮＭ４、ＮＭ５、ＮＭ
６、ＮＭ７）と、前記３つの電流経路での電流差によっ
て出力データを検出するゲート素子５１、５２、５３か
らなっている。前記受信端でノードＢ（１．５Ｉｒｅｆ
系出力端子）の信号は反転器５１によって反転された
後、出力データ（Ｄ２）として提供され、前記反転器５
１の出力とノードＣ（２Ｉｒｅｆ系出力端子）の信号は
論理積素子５２によって論理積演算された後、ノードＡ
（０．５Ｉｒｅｆ系出力端子）の信号と共にＮＯＲゲー
ト素子５３の入力となり、ＮＯＲゲート素子５３はこれ
ら信号をＮＯＲ演算して出力データ（Ｄ１）として提供
する。
【００５５】図１１に示されているように、第３実施例
によるデジタルデータ送受信回路は別途の電流源なくＭ
ＯＳトランジスタの組み合わせによって電流が発生し、
入力データによって該当ＭＯＳトランジスタ（ＮＭ２、
ＮＭ３）がオン/オフされる時にだけ電力が消費される
ので、低電力駆動を可能にする。また、前記第３実施例
によるデジタルデータ送受信回路では、伝送線５０を通
じて伝えられた電流により形成された吸引電流と、受信
端の３つの電流経路で予め設定しておいた供給電流との
差が出力電圧を形成し、これをゲート素子によって検出
することによって出力データが生成される。つまり、実
施例に用いたＭＯＳトランジスタの特性上２．５Ｖ以上
であれば、ハイレバルであると認識し、それ以下であれ
ばローレベルであると認識するので、回路の全体的な伝
送速度が向上する。また、電流伝達方式が採択されたた
めに、データ伝送の時に発生するノイズに強い特性を有
する。
【００５６】図１２には入力データ（Ｄ１、Ｄ２）に対
する受信端の各ノードの信号状態と、ゲート素子の出力
値が示されている。図１２で、Ｉｎｖｅｒｔｅｒ１は反
転器５１の出力を示し、Ｉｎｖｅｒｔｅｒ２はＮＯＲゲ
ート素子５３の出力を示す。
【００５７】図１３には入力データ（Ｄ１、Ｄ２）とし
て（０、０）、（１、０）、（０、１）、（１、１）を
順次に入力した時、各ノードＡ、Ｂ、Ｃから出力される
信号をＳＰＩＣＥプログラムでシミュレーションした結
果が示されている。
【００５８】次に、図１４乃至図１８を参照して本発明
の第４実施例による３信号デジタルデータ送受信回路を
説明する。
【００５９】本発明の第４実施例によるデジタルデータ
送受信回路は、一つのクロック周期内に３ビット、１本
の伝送線に３種の信号を重畳させて伝送することができ
る回路である。
【００６０】前記第４実施例によるデジタルデータ送受
信回路は前記第３実施例の回路を拡張することによって
設計することができる。
【００６１】前記図１４に示されているように、第４実
施例によるデジタルデータ送受信回路は 送信端、伝送
線、受信端からなっている。
【００６２】前記送信端は３つの電流経路を有し、所定
の電流値（Ｉ、２Ｉ、４Ｉ）を前記各電流経路に形成さ
せる電流源と、前記各電流経路に連結されて入力データ
（Ｄ１、Ｄ２、Ｄ３）に各々対応して前記各電流経路の
導通を制御し、前記３つの電流経路を合流させて伝送線
（´Iin´と表示されたところ）に連結するＮＭＯＳト
ランジスタ（ＮＭ２、ＮＭ３、ＮＭ４）からなってい
る。前記電流源は電源電圧と接地点の間で直列に連結さ
れたＰＭＯＳトランジスタ（ＰＭ１）及びＮＭＯＳトラ
ンジスタ（ＮＭ１）と、前記ＰＭＯＳトランジスタ（Ｐ
Ｍ１）に対してミラー関係で動作するように連結され、
各々所定の電流値（Ｉ、２Ｉ、４Ｉ）を有する電流経路
を形成する３つのＰＭＯＳトランジスタ（ＰＭ２、ＰＭ
３、ＰＭ４）で構成される。より具体的に、電源電圧と
接地点の間で各ゲートが共通接続され、互いに直列に連
結されたＰＭＯＳトランジスタ（ＰＭ１）及びＮＭＯＳ
トランジスタ（ＮＭ１）と、前記ＰＭＯＳトランジスタ
（ＰＭ１）に対してミラー関係で連結され、各々Ｉ、２
Ｉ、４Ｉの電流値を有する電流経路を形成するＰＭＯＳ
トランジスタ（ＰＭ２、ＰＭ３、ＰＭ４）で構成され
る。各電流値は各ＰＭＯＳトランジスタのゲート幅に大
体比例するとして設計できる。前記各ＰＭＯＳトランジ
スタ（ＰＭ２、ＰＭ３、ＰＭ４）のソースは前記各ＮＭ
ＯＳトランジスタ（ＮＭ２、ＮＭ３、ＮＭ４）のドレー
ンに各々連結され、前記各ＮＭＯＳトランジスタの共通
連結されたソースは伝送線と連結される。
【００６３】前記受信端は、原理的には図１１と同じで
あって、８種のレベルを検出するため、０．５Ｉ、１．
５Ｉ、２．５Ｉ、３．５Ｉ、４.５Ｉ、５．５Ｉ、６．
５Ｉの電流値を各々有する７つの電流経路を形成させる
電流源と、前記伝送線を通じて伝えられた電流を前記７
つの電流経路に伝達するためのＮＭＯＳトランジスタ
（ＮＭ６、ＮＭ７、ＮＭ８、ＮＭ９、ＮＭ１０、ＮＭ１
１、ＮＭ１２）と、前記７つの電流経路での電流差によ
って出力データを検出する出力検出回路６０からなる。
前記７つのＰＭＯＳトランジスタ（ＰＭ６〜ＰＭ１２）
のソースと前記７つのＮＭＯＳトランジスタ（ＮＭ６〜
ＮＭ１２）のドレーンは互いに連結され、この連結によ
って生成されるノード（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ）
の信号は出力検出回路６０に提供される。一方、前記各
ＰＭＯＳトランジスタ（ＰＭ６〜ＰＭ１２）にはミラー
関係で連結される一対のＰＭＯＳトランジスタ（ＰＭ
５）とＮＭＯＳトランジスタ（ＮＭ１３）が連結され
る。
【００６４】前記出力検出回路６０は７つのノード
（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ）信号を受信して所定の
論理演算により３ビットの出力データ（Ｄ１、Ｄ２、Ｄ
３）を生成する。各出力データをノード信号で表現すれ
ば、Ｄ１=/ＡＢ+/ＣＤ+/ＥＦ+/Ｇであり、Ｄ２=/ＢＤ+/
Ｆ、Ｄ３=/Ｄである。前記出力検出回路６０の各ゲート
素子は前記数式を満足させるように論理素子が構成され
ている。より具体的に、ノードＡの信号が反転器６１に
よって反転された後、ノードＢの信号と共に論理積素子
６７に提供され、ノードＣの信号が反転器６２によって
反転された後、ノードＤの信号と共に論理積素子６８に
提供され、ノードＥの信号が反転器６３によって反転さ
れた後、ノードＦの信号と共に論理積素子６９に提供さ
れる。ノードＢの信号が反転器６５によって反転された
後、ノードＤの信号と共に論理積素子７０に提供され
る。ノードＤの信号が反転器７１によって反転された
後、出力データ（Ｄ３）として提供される。ノードＦの
信号が反転器６６によって反転された後、前記論理積素
子７０の出力と共に論理和素子７３に出力され、前記論
理和素子７３の出力は出力データ（Ｄ２）として提供さ
れる。前記ノードＧの信号が反転器６４によって反転さ
れた後、前記論理積素子６７、６８、６９の出力と共に
論理和素子７２に入力され、前記論理和素子７２の出力
は出力データ（Ｄ１）として提供される。
【００６５】前記第４実施例によるデジタルデータ送受
信回路では、送信端で電流ミラーを利用して特定の電流
源なくＭＯＳトランジスタの組み合わせによってＩ、２
Ｉ、４Ｉの電流が発生し、３種の入力データ（Ｄ１、Ｄ
２、Ｄ３）によって前記ＭＯＳトランジスタ（ＮＭ２、
ＮＭ３、ＮＭ４）がスイッチングされることによって、
伝送線にＩから７Ｉまでの電流が供給される。もし、基
準電流Ｉを０．５ｍＡに設定すれば、信号内容に応じ
て、伝送線には０．５ｍＡから３．５ｍＡまでの電流が
流れる。このようなデジタルデータ送受信回路では、Ｍ
ＯＳトランジスタがオン/オフされる場合にだけ電力が
消費されるので、低電力駆動が可能になる。
【００６６】前記第４実施例によるデジタルデータ送受
信回路の受信端でのデータ復元原理は次の通りである。
つまり、伝送線を通じて伝えられたＩから７Ｉまでの電
流は電流ミラーであるトランジスタ（ＮＭ５）を通じて
７つのＮＭＯＳトランジスタ（ＮＭ６〜ＮＭ１２）に同
一に伝えられる。また、前記各ＰＭＯＳトランジスタ
（ＰＭ６〜ＰＭ１２）には電流ミラーを利用して０．５
Ｉ、１．５Ｉ、２．５Ｉ、３．５Ｉ、４．５Ｉ、５．５
Ｉ、６．５Ｉの電流が流れる。この時、出力検出回路６
０によって前記ＰＭＯＳトランジスタ（ＰＭ６〜ＰＭ１
２）とＮＭＯＳトランジスタ（ＮＭ６〜ＮＭ１２）の間
のノード（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ）での信号によ
り、上側と下側に流れる電流を比較して各電流経路に流
れる電流差によって出力データを復元する。このように
発生した信号はＭＯＳ素子の特性上２．５Ｖ以上である
場合にはハイレベルであると認識し、それ以下であれば
ローレベルであると認識するので、速い伝送速度が実現
できる。
【００６７】図１５には入力データ（Ｄ１、Ｄ２、Ｄ
３）と、受信端の各ノード（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、
Ｇ）の信号と、出力データ（Ｄ１、Ｄ２、Ｄ３）の関係
が示されている。
【００６８】図１６乃至図１８の図面は前記第４実施例
によるデジタルデータ送受信回路をＨＳＰＩＣＥプログ
ラムでシミュレーションした結果を示している。前記シ
ミュレーションは２０ＭＨｚデータ伝送を仮定して行わ
れており、伝送線の特性インピーダンスは１００オーム
でモデリングされた。
【００６９】図１６は３ビットの入力データ（Ｄ１、Ｄ
２、Ｄ３）による伝送線の電流量を示している。入力デ
ータ（Ｄ１、Ｄ２、Ｄ３）のビット状態によってＮＭＯ
Ｓトランジスタ（ＮＭ２、ＮＭ３、ＮＭ４）がスイッチ
に動作して伝送線に０から７Ｉまでの電流が流れる。
【００７０】図１７は伝送線に入る電流量と受信端で電
流ミラーによって生成された電流量を比較して生成され
た電流がさらに大きい場合には５Ｖ、小さい場合には０
Ｖで示したノードＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇでの電圧
を示している。
【００７１】図１８は第４実施例によるデジタルデータ
送受信回路での入力データと復元された出力データの関
係を示している。前記第４実施例によるデジタルデータ
送受信回路では、送信端と受信端の間のディレイ（ｄｅ
ｌａｙ）が約８ｎｓであって、理論的には最大１００Ｍ
Ｈｚまでのデータ伝送が可能である。しかし、実際には
ＭＯＳ素子の特性で制限されて、そのような速度は出な
い。このような伝送速度問題は回路構造を最適化するこ
とによって改善できる。
【００７２】次に、図１９乃至図２２を参照して本発明
の第５実施例によるデジタルデータ送受信回路を説明す
る。
【００７３】本発明の第５実施例によるデジタルデータ
送受信回路は、図１の送受信回路と同様に、一つのクロ
ック周期内に２ビットを伝送できる回路である。前記第
５実施例は送信端で電流シンクと電流ソースを共に使用
することによって、図１の回路に比べて、伝送される電
流の安定性が増加するという点と、一定の共通電圧によ
って動作するという点において他の実施例と区別され
る。
【００７４】図１９には第５実施例によるデジタルデー
タ送受信回路の送信端回路が示されており、図２０には
第５実施例によるデジタルデータ送受信回路の受信端回
路が示されている。前記第５実施例によるデジタルデー
タ送受信回路では伝送しようとするデジタルデータが２
ビット（Ｄ０Ｄ１）であり、電流伝達方式を利用するこ
とによって前記デジタルデータが電流形態で送信端から
受信端に伝えられる。この時、電流値と方向が送信端で
前記デジタルデータによって決定され、受信端では前記
伝えられた電流値と方向を検出することによって元のデ
ジタルデータを復元できる。
【００７５】図１９を参照すれば、前記第５実施例によ
るデジタルデータ送受信回路の送信端は電流ソースとし
て作用するように電流ミラー形態で連結されるトランジ
スタ（Ｍ１、Ｍ２）と、電流シンクとして作用するよう
に電流ミラー形態で連結されるトランジスタ（Ｍ１２、
Ｍ１４、Ｍ１５）と、伝送するデータの下位ビット状態
によって電流値を変更するためのトランジスタ（Ｍ１
３）と、伝送するデータの上位ビット状態によって電流
の方向を決定するためのトランジスタ（Ｍ４、Ｍ５、Ｍ
６、Ｍ７）と、負荷抵抗（Ｒ１）として作用する伝送線
とで構成される。
【００７６】前記デジタルデータ送受信回路の動作が始
まれば、トランジスタ（Ｍ１、Ｍ２）によって所定の電
流が生成され、前記トランジスタ（Ｍ２）のドレーンに
流れる。トランジスタ（Ｍ１２、Ｍ１４、Ｍ１５）は電
流シンクとして動作し、前記トランジスタ（Ｍ２）のド
レーン電流を吸収する。この時、伝送しようとするデジ
タルデータの下位ビット（Ｄ１）状態によってトランジ
スタ（Ｍ１３）がオン/オフされ、前記トランジスタ
（Ｍ１３）のオン／オフによって前記トランジスタ（Ｍ
２）のドレーン電流が増減される。一方、前記トランジ
スタ（Ｍ２）のドレーン電流は上位ビット（Ｄ０）の状
態によって前記トランジスタ（Ｍ４、Ｍ５、Ｍ６、Ｍ
７）によって決定される経路を通過し伝送線を表現する
負荷抵抗（Ｒ１）に印加される。例えば、上位ビット
（Ｄ０）がハイレバルである場合にはトランジスタ（Ｍ
４、Ｍ５）はターンオンされ、トランジスタ（Ｍ６、Ｍ
７）はターンオフされる。したがって、抵抗（Ｒ１）の
ノードａからノードｂ方向に電流が流れる。トランジス
タ（Ｍ８、Ｍ１０）とトランジスタ（Ｍ９、Ｍ１１）は
下位ビット（Ｄ１）の状態に関係なく二つのうちの一つ
が必ずターンオンされる。つまり、下位ビット（Ｄ１）
がハイレバルである場合にはトランジスタ（Ｍ８、Ｍ
９）が各々ターンオンされ、下位ビット（Ｄ１）がロー
レベルである場合にはトランジスタ（Ｍ１０、Ｍ１１）
が各々ターンオンされる。上位ビット（Ｄ０）がローレ
ベルである場合にはトランジスタ（Ｍ６、Ｍ７）がター
ンオンされ、トランジスタ（Ｍ４、Ｍ５）はターンオフ
される。したがって、抵抗（Ｒ１）のノードｂからノー
ドａ方向に電流が流れる。
【００７７】図２１には前記デジタルデータ送受信回路
の送信端の信号波形が示されている。図２１で第１波形
はノードａとノードｂの電圧であり、第２波形はノード
ａとノードｂの電圧差であり、第３波形は共通電圧であ
り、第４波形は伝送しようとするデジタルデータ（Ｄ０
Ｄ１）である。前記図２１を参照すれば、本実施例では
電流ソースと電流シンクを同時に利用することによって
共通電圧がより安定になることが分かる。
【００７８】図２０を参照すれば、前記デジタルデータ
送受信回路の受信端回路はセルフ-バイアス差動増幅器
（self-biased differential amplifier）を構成するト
ランジスタ（Ｍ１６〜Ｍ２１）と、比較器（ＣＯＭ）
と、バッファー回路を構成するトランジスタ（Ｍ２２〜
Ｍ２５、Ｍ３６~Ｍ３９）で構成される。
【００７９】前記各トランジスタ（Ｍ１６〜Ｍ２１）は
抵抗（Ｒ１）の両側ノード（ａ、ｂ）間の電圧を増幅し
て検出し、その極性によってハイまたはローレベルを判
断する。つまり、図１９の入力データ上位ビットＤ０に
相当する出力である。前記各トランジスタ（Ｍ１６〜Ｍ
２１）で得られたデータはバッファー回路を経て出力デ
ータの上位ビット（ＯＵＴ０）として提供される。前記
バッファー回路は出力データの上位ビット（ＯＵＴ０）
と下位ビット（ＯＵＴ１）の間の信号遅延によるタイミ
ングを調節するためのものである。
【００８０】一方、前記比較器（ＣＯＭ）は、抵抗（Ｒ
１）の両ノード（ａ、ｂ）の電圧を受信し、その大きさ
を比較してその大きさの差によってハイまたはローレベ
ルを判断し、その出力は出力データの下位ビット（ＯＵ
Ｔ１）として提供される。つまり、単純増幅ではなく
て、図１の受信端出力（ｏｕｔ２）と同様な信号を得
る。
【００８１】したがって、前記受信端回路は送信端から
送られた電流値及び方向によってデジタルデータを判断
し、元来送信端から伝送しようとしたデジタルデータを
復元することができる。
【００８２】図２２には前記図２０の受信端回路で使用
された信号の波形が示されている。最上部の第１波形は
前記抵抗（Ｒ１）のノードａとノードｂの電圧であり、
第２波形は前記比較器の出力電圧であり、第３波形は前
記バッファー回路の出力電圧である。
【００８３】前記第５実施例によるデジタルデータ送受
信回路では送信端に電流ソースと電流シンクを同時に備
えることによって共通電圧を定に維持することができ、
伝えられる電流の安定度を高めることができる。また、
受信端に用いられたセルフバイアス差動増幅器によって
外部から電源電圧の供給を受けなくてもよい利点を提供
する。
【発明の効果】以上説明したように本発明によると、Ｌ
ＶＤＳ方式を変形して一つのクロック周期内に２ビット
のデータを、１対の伝送線に２種の信号を重畳して伝送
することができるデジタルデータ送受信回路と、ＴＭＤ
Ｓ方式を変形して一つのクロック周期内に２ビットのデ
ータを、１対の伝送線に２種の信号を重畳して伝送する
ことができるデジタルデータ送受信回路と、電流伝達方
式を利用して一つのクロック周期内に２ビットのデータ
を、１対の伝送線に２種の信号を重畳して伝送すること
ができるデジタルデータ送受信回路と、電流伝達方式を
利用して一つのクロック周期内に３ビットのデータを、
１対の伝送線に３種の信号を重畳して伝送することがで
きるデジタルデータ送受信回路を提供することができ
る。本発明のデジタルデータ送受信回路は一つのクロッ
ク周期内に２ビットあるいは３ビットのデータを伝送す
ることにより今後のＱＸＧＡ（２０４８Ｘ１５３６）級
の高速映像伝送システムにも適用することができる。ま
た、電流伝達方式を利用して電圧を伝送する方式に比べ
てノイズに強く、長距離伝送に効果的である。
【図面の簡単な説明】
【図１】 本発明の第１実施例によるデジタルデータ送
受信回路である。
【図２】 前記図１に示された回路の動作を説明する図
表である。
【図３ａ】 前記図１に示された回路の受信端で出力を
決定する原理を説明する回路である。
【図３ｂ】 前記図１に示された回路の受信端で出力を
決定する原理を説明する回路である。
【図３ｃ】 前記図１に示された回路の受信端で出力を
決定する原理を説明する回路である。
【図３ｄ】 前記図１に示された回路の受信端で出力を
決定する原理を説明する回路である。
【図４ａ】 前記図１に示された回路の出力電圧波形で
ある。
【図４ｂ】 前記図１に示された回路の出力電圧波形で
ある。
【図５ａ】 前記図１に示された回路のシミュレーショ
ン波形である。
【図５ｂ】 前記図１に示された回路のシミュレーショ
ン波形である。
【図５ｃ】 前記図１に示された回路のシミュレーショ
ン波形である。
【図５ｄ】 前記図１に示された回路のシミュレーショ
ン波形である。
【図５ｅ】 前記図１に示された回路のシミュレーショ
ン波形である。
【図６】 本発明の第２実施例によるデジタルデータ送
受信回路である。
【図７】 前記図６に示された回路の動作を説明する図
表である。
【図８ａ】 前記図６に示された回路の受信端で出力を
決定する原理を説明する回路である。
【図８ｂ】 前記図６に示された回路の受信端で出力を
決定する原理を説明する回路である。
【図８ｃ】 前記図６に示された回路の受信端で出力を
決定する原理を説明する回路である。
【図８ｄ】 前記図６に示された回路の受信端で出力を
決定する原理を説明する回路である。
【図９】 前記図６の回路に示された比較器の細部構成
を示す回路である。
【図１０ａ】 前記図６に示された回路のシミュレーシ
ョン波形である。
【図１０ｂ】 前記図６に示された回路のシミュレーシ
ョン波形である。
【図１１】 本発明の第３実施例によるデジタルデータ
送受信回路である。
【図１２】 前記図１１に示された回路の動作を説明す
る図表である。
【図１３】 前記図１１に示された回路のシミュレーシ
ョン波形である。
【図１４】 本発明の第４実施例によるデジタルデータ
送受信回路である。
【図１５】 前記図１４に示された回路の動作を説明す
る図表である。
【図１６】 前記図１４に示された回路のシミュレーシ
ョン波形である。
【図１７】 前記図１４に示された回路のシミュレーシ
ョン波形である。
【図１８】 前記図１４に示された回路のシミュレーシ
ョン波形である。
【図１９】 本発明の第５実施例によるデジタルデータ
送受信回路の送信端である。
【図２０】 本発明の第５実施例によるデジタルデータ
送受信回路の受信端である。
【図２１】 本発明の第５実施例によるデジタルデー
タ送受信回路の送信端回路での信号波形である。
【図２２】 本発明の第５実施例によるデジタルデータ
送受信回路の受信端回路での信号波形である。
【符号の説明】
ＮＭ１〜ＮＭ５:ＮＭＯＳトランジスタ １１:伝送線 １２:出力検出回路 １３、１４、１５:比較器 １６:論理和素子(OR gate) ５２:論理積素子(AND gate) ５３:ＮＯＲゲート(NOR gate) ｌｉｎ:伝送線
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｈ０３Ｋ 19/20 １０１ Ｈ０３Ｋ 19/0175 Ｈ０４Ｎ 5/00 Ｂ 19/20 １０１ Ｇ０９Ｇ 5/00 ５５５Ｄ Ｈ０４Ｎ 5/00 Ｈ０３Ｋ 19/00 １０１Ｋ １０１Ｆ (72)発明者 キム，ジョン ソン 大韓民国，キョンキ−ド，ピョンテック− シティ，ドックゴック−ドン，ドンブ ア パート 102−301 (72)発明者 リー，ソン ウ 大韓民国，ソウル，グムチョン−ク，ドッ クサン１−ドン，293−10，ドックサン ヒョンデ アパート 102−1008 (72)発明者 チョイ，ミョン リュル 大韓民国，ソウル，ソングパ−ク，チャム シル−ドン，320，ウソン ４チャ アパ ート 103−602 Ｆターム(参考） 5C056 AA07 CA06 FA02 KA01 5C080 AA10 BB05 DD12 DD26 JJ03 JJ04 5C082 AA01 BB01 BC02 BD02 MM02 MM05 5J042 BA13 CA08 CA11 CA18 CA22 CA23 CA25 DA04 5J056 AA01 AA04 BB32 CC00 CC01 CC02 CC04 CC09 DD00 DD13 DD29 EE11 EE13 FF06 FF09 GG10 KK01 (54)【発明の名称】 デジタルデータ送受信回路を備える平板ディスプレイ装置（ＦＬＡＴＰＡＮＥＬＤＩＳＰＬＡＹ ＨＡＶＩＮＧＴＲＡＮＳＭＩＴＴＩＮＧＡＮＤＲＥＣＥＩＶＩＮＧＣＩＲＣＵＩＴＦＯＲＤＩＧ ＩＴＡＬＩＮＴＥＲＦＡＣＥ)

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】一つのクロック周期内に少なくとも２ビッ
    トのデータを伝送するため、送信端において前記伝送デ
    ータの各ビットの状態に応じて一つの伝送電流の電流方
    向及び電流値を各々調節して変調し、受信端において前
    記データにより変調された伝送電流を分析することによ
    って前記伝送データを元通りに復元する伝送路を有する
    平板ディスプレイ装置。
  2. 【請求項２】第１電流源、入力データの下位ビット状態
    によって導通または遮断を決定する第１スイッチング回
    路、前記第１スイッチング回路の一側に連結された第２
    電流源、前記第１スイッチング回路の他側に連結され前
    記入力データの上位ビット状態によって前記第１及び第
    ２電流源に接続すべき伝送線の端子極性を決定する第２
    スイッチング回路で構成された送信端と、 前記送信端の信号を伝達するための前記伝送線と、 前記伝送線に連結された終端抵抗と、前記終端抵抗にか
    かる電圧から出力データを検出する出力検出回路で構成
    された受信端とを含む平板ディスプレイ装置。
  3. 【請求項３】前記第１及び第２スイッチング回路はＭＯ
    Ｓトランジスタであることを特徴とする、請求項２に記
    載の平板ディスプレイ装置。
  4. 【請求項４】前記第２スイッチング回路は、 前記二つの電流源の合流点ノードに連結され、相互に直
    列連結された第１グループのトランジスタ及び前記第１
    グループのトランジスタに並列連結された第２グループ
    のトランジスタで構成され、 前記第１及び第２グループのトランジスタは伝送線に連
    結され、互いに異なるビット状態が印加される、請求項
    ２に記載の平板ディスプレイ装置。
  5. 【請求項５】前記出力検出回路は、 前記終端抵抗両端子の電圧を比較する第１比較器と、 前記終端抵抗の一方の端子と所定の基準電圧とを比較す
    る第２比較器と、 前記終端抵抗の他方の端子と所定の基準電圧とを比較す
    る第３比較器と、 前記第２及び第３比較器の出力に対して論理和演算を行
    う論理和素子を含み、 前記第１比較器の出力と前記論理和素子の出力が出力デ
    ータである、請求項２に記載の平板ディスプレイ装置。
  6. 【請求項６】基準電流を生成するための電流源と第１ト
    ランジスタと、前記第１トランジスタに対して電流ミラ
    ーを形成し、一つの電流経路を形成するように連結され
    た第２及び第３トランジスタと、前記第１トランジスタ
    に対して電流ミラーを形成し、他の電流経路を形成する
    ように連結された第４及び第５トランジスタと、前記第
    ２乃至第５トランジスタが各々位置した経路の導通の有
    無を制御するための４つのスイッチングトランジスタ及
    び入力データによって前記各スイッチングトランジスタ
    の入力条件を決定するゲート論理回路で構成された送信
    端と、 前記第２乃至第５トランジスタによって形成された二つ
    の電流経路を通じて前記送信端の信号を伝達するための
    伝送線と、 電源電圧と前記伝送線の各電流経路の間で二つの直列連
    結された抵抗からなる負荷回路と、前記負荷回路の所定
    ノードの電圧値に基づいて出力を決定する出力検出回路
    で構成された受信端とを含む平板ディスプレイ装置。
  7. 【請求項７】前記負荷回路は前記伝送線の二つの電流経
    路を通じて伝えられた電流を電圧に変換し、 前記出力検出回路は前記変換された電圧の極性を表す１
    ビットの出力データを生成するための第１比較器と、前
    記負荷回路の所定ノードの電位を所定電位と比較して前
    記変換された電圧の絶対値の大小を検出する第２及び第
    ３比較器と、前記第２及び第３比較器の出力を論理和演
    算する論理和素子で構成される、請求項６に記載の平板
    ディスプレイ装置。
  8. 【請求項８】前記第１乃至第３比較器は正の入力端と負
    の入力端を各々有し、 前置増幅部、前記正の入力端と負の入力端の電圧によっ
    て出力を決定する比較部及び出力バッファーで構成され
    る、請求項７に記載の平板ディスプレイ装置。
  9. 【請求項９】二つの電流経路を形成し、所定の第１及び
    第２基準電流値を前記各電流経路に形成させる電流源
    と、前記各電流経路に連結されて入力データによって前
    記各電流経路の導通を制御し、前記二つの電流経路を結
    合させる第１及び第２トランジスタで構成された送信端
    と、 前記送信端の第１及び第２トランジスタによって結合さ
    れた経路の電流を伝達するための伝送線と、 所定の第３乃至第５基準電流値を各々有する３つの電流
    経路を形成する電流源と、前記伝送線を通じて伝えられ
    た電流を前記３つの電流経路に伝達するための第４乃至
    第７トランジスタと、前記３つの電流経路での該当基準
    電流値と前記伝送線から伝えられた電流値の差によって
    出力データを検出するゲート論理回路で構成された受信
    端を含む平板ディスプレイ装置。
  10. 【請求項１０】前記第１乃至第５基準電流値は各々１Ｉ
    ｒｅｆ、２Ｉｒｅｆ、０．５Ｉｒｅｆ、１．５Ｉｒｅ
    ｆ、２Ｉｒｅｆであることを特徴とする、請求項９に記
    載の平板ディスプレイ装置。
  11. 【請求項１１】前記送信端の電流源は、電源電圧と接地
    の間で各ゲートが共通に接続され、互いに直列に連結さ
    れた第１ＰＭＯＳトランジスタ及びＮＭＯＳトランジス
    タと、 前記ＰＭＯＳトランジスタと共に電流ミラーを構成し、
    各々第１及び第２基準電流値を有する電流経路を形成す
    る第２及び第３ＰＭＯＳトランジスタで構成されること
    を特徴とする、請求項９に記載の平板ディスプレイ装
    置。
  12. 【請求項１２】所定の電流値を各々有する３つの電流経
    路を形成する電流源と、前記各電流経路に連結されて入
    力データに対応して前記各電流経路の導通を制御し、前
    記３つの電流経路を結合させる第１乃至第３ＮＭＯＳト
    ランジスタで構成された送信端と、 前記送信端の第１乃至第３ＮＭＯＳトランジスタによっ
    て結合された経路の電流を伝達するための伝送線と、 所定の基準電流値を各々有する７つの電流経路を形成さ
    せる電流源と、前記伝送線を通じて伝えられた電流を前
    記７つの電流経路に各々伝達するための第４乃至第１０
    ＮＭＯＳトランジスタと、前記７つの電流経路での電流
    差によって出力データを検出する出力検出回路で構成さ
    れた受信端とを含む平板ディスプレイ装置。
  13. 【請求項１３】前記送信端の電流源は、 電源電圧と接地の間で直列に連結されたＰＭＯＳトラン
    ジスタ及びＮＭＯＳトランジスタと、前記ＰＭＯＳトラ
    ンジスタと共に電流ミラーを構成するように連結されて
    各々所定の電流値を有する電流経路を形成する３つのＰ
    ＭＯＳトランジスタで構成されるを特徴とする、請求項
    １２に記載の平板ディスプレイ装置。
  14. 【請求項１４】電流ソースと電流シンクによって一定の
    電流を生成し、伝送しようとするデジタルデータの上位
    ビットと下位ビットによって前記電流の方向及び大きさ
    を各々制御し、前記デジタルデータに関する情報を伝送
    線に送出する送信端回路と、 前記送信端回路に接続された前記伝送線の受信端負荷抵
    抗の端子間電圧を検出し、その電圧が示す極性から電流
    の方向を検出し、前記電圧の絶対値の大きさにより電流
    値を検出し元のデジタルデータを復元する受信端回路を
    含む平板ディスプレイ装置。
  15. 【請求項１５】前記送信端回路は 前記電流ソースを形成するための第１トランジスタ回路
    と、 前記電流シンクを形成するための第２トランジスタ回路
    と、 前記第１トランジスタ回路で生成された電流を伝送線に
    印加し、伝送すべきデジタルデータの上位ビットによっ
    て前記電流の印加方向を決定する第３トランジスタ回路
    と、 前記電流シンクに共に連結され、伝送するデジタルデー
    タの下位ビットによって前記電流値を増減させる第４ト
    ランジスタ回路とを含む、請求項１４に記載の平板ディ
    スプレイ装置。
  16. 【請求項１６】前記受信端回路は 伝送線に接続された負荷抵抗と、 セルフ-バイアス差動増幅器に構成されて、前記負荷抵
    抗の端子間電圧を検出し、その極性によって原データの
    上位ビットを復元するトランジスタ回路と、 前記負荷抵抗の端子間電圧絶対値を検出し、その大きさ
    によって原データの下位ビットを復元する比較器を含
    む、請求項１４に記載の平板ディスプレイ装置。
  17. 【請求項１７】前記トランジスタ回路の出力端に連結さ
    れて前記復旧された上位ビットと下位ビットデータのタ
    イミングを調節するためのバッファー回路をさらに含
    む、請求項１６に記載の平板ディスプレイ装置。
JP2003043925A 2002-02-21 2003-02-21 デジタルデータ送受信回路を備える平板ディスプレイ装置（ｆｌａｔｐａｎｅｌｄｉｓｐｌａｙｈａｖｉｎｇｔｒａｎｓｍｉｔｔｉｎｇａｎｄｒｅｃｅｉｖｉｎｇｃｉｒｃｕｉｔｆｏｒｄｉｇｉｔａｌｉｎｔｅｒｆａｃｅ） Pending JP2003316338A (ja)

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