JPH1165535A - 画像表示装置の駆動回路と駆動方法 - Google Patents
画像表示装置の駆動回路と駆動方法Info
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- JPH1165535A JPH1165535A JP9228461A JP22846197A JPH1165535A JP H1165535 A JPH1165535 A JP H1165535A JP 9228461 A JP9228461 A JP 9228461A JP 22846197 A JP22846197 A JP 22846197A JP H1165535 A JPH1165535 A JP H1165535A
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- circuit
- display
- data
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Abstract
(57)【要約】
【課題】 ＥＭＩノイズの発生を抑え、データ線を増加
させることなく高い表示データ処理能力を有する画像表
示装置駆動回路を提供する。 【解決手段】 表示データ発生部１１０の表示データ発
生回路１１１で映像信号を処理して表示データを発生さ
せ、表示データ圧縮回路１１２で表示データを圧縮する
と同時にクロック周波数を低減させて外部に出力し、表
示駆動部１２０のシフトレジスタ１２１で圧縮表示デー
タを取り込み、データレジスタ１２２で圧縮表示データ
をパラレルに変換し、ラッチ回路１２３で一時格納し、
表示データ伸長回路１２４で圧縮された表示データを伸
長させ、Ｄ／Ａコンバータ１２５でデジタル入力された
表示データをアナログに変換し、出力段アンプ１２６で
液晶ディスプレイ１０２の画素を駆動する。
させることなく高い表示データ処理能力を有する画像表
示装置駆動回路を提供する。 【解決手段】 表示データ発生部１１０の表示データ発
生回路１１１で映像信号を処理して表示データを発生さ
せ、表示データ圧縮回路１１２で表示データを圧縮する
と同時にクロック周波数を低減させて外部に出力し、表
示駆動部１２０のシフトレジスタ１２１で圧縮表示デー
タを取り込み、データレジスタ１２２で圧縮表示データ
をパラレルに変換し、ラッチ回路１２３で一時格納し、
表示データ伸長回路１２４で圧縮された表示データを伸
長させ、Ｄ／Ａコンバータ１２５でデジタル入力された
表示データをアナログに変換し、出力段アンプ１２６で
液晶ディスプレイ１０２の画素を駆動する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は画像表示装置の駆動
回路に関し、特にＥＭＩノイズの少ない画像表示装置の
駆動回路と駆動方法に関する。
回路に関し、特にＥＭＩノイズの少ない画像表示装置の
駆動回路と駆動方法に関する。
【０００２】
【従来の技術】従来用いられていたこの種の画像表示装
置駆動回路を図６に示す。図６は従来例の画像表示装置
の駆動回路のブロック構成図であり、図中符号６０１は
画像表示装置駆動回路、６０２は液晶ディスプレイ、６
１０は表示データ発生部、６１１は表示データ発生回
路、６２０は表示駆動部、６２１はシフトレジスタ、６
２２はデータレジスタ、６２３はラッチ回路、６２５は
Ｄ／Ａコンバータ、６２６は出力段アンプ、６３０は伝
送線である。
置駆動回路を図６に示す。図６は従来例の画像表示装置
の駆動回路のブロック構成図であり、図中符号６０１は
画像表示装置駆動回路、６０２は液晶ディスプレイ、６
１０は表示データ発生部、６１１は表示データ発生回
路、６２０は表示駆動部、６２１はシフトレジスタ、６
２２はデータレジスタ、６２３はラッチ回路、６２５は
Ｄ／Ａコンバータ、６２６は出力段アンプ、６３０は伝
送線である。
【０００３】画像表示装置駆動回路６０１は表示データ
発生部６１０と表示ドライバＩＣで構成される表示駆動
部６２０とを備え、表示データ発生部６１０は表示デー
タ発生回路６１１を有し、表示駆動部６２０はシフトレ
ジスタ６２１、データレジスタ６２２、ラッチ回路６２
３、Ｄ／Ａコンバータ６２５および出力段アンプ６２６
を有し、表示データ発生部６１０と表示駆動部６２０と
は伝送線６３０で接続されている。
発生部６１０と表示ドライバＩＣで構成される表示駆動
部６２０とを備え、表示データ発生部６１０は表示デー
タ発生回路６１１を有し、表示駆動部６２０はシフトレ
ジスタ６２１、データレジスタ６２２、ラッチ回路６２
３、Ｄ／Ａコンバータ６２５および出力段アンプ６２６
を有し、表示データ発生部６１０と表示駆動部６２０と
は伝送線６３０で接続されている。
【０００４】グラフィックプロセッサ等からなる表示デ
ータ発生部６１１で発生した表示データは、伝送線６３
０を経由して表示駆動部６２０に伝送され、シフトレジ
スタ６２１で取り込まれ、データレジスタ６２２でパラ
レル変換されて、ラッチ回路６２３に一時格納され、Ｄ
／Ａコンバータ６２５でアナログデータに変換され、液
晶ディスプレイのＬＣＤのγ特性を補正され、出力段ア
ンプ６２６から液晶ディスプレイ６０２に出力され、液
晶ディスプレイ６０２の画素を駆動して画像を出力す
る。
ータ発生部６１１で発生した表示データは、伝送線６３
０を経由して表示駆動部６２０に伝送され、シフトレジ
スタ６２１で取り込まれ、データレジスタ６２２でパラ
レル変換されて、ラッチ回路６２３に一時格納され、Ｄ
／Ａコンバータ６２５でアナログデータに変換され、液
晶ディスプレイのＬＣＤのγ特性を補正され、出力段ア
ンプ６２６から液晶ディスプレイ６０２に出力され、液
晶ディスプレイ６０２の画素を駆動して画像を出力す
る。
【０００５】特開平４−３３０４８９号公報には表示デ
ータ圧縮回路と表示データ伸長回路を有する液晶表示装
置が開示されている。図７は特開平４−３３０４８９号
公報に開示された液晶表示装置のブロック構成図であ
り、図中符号７０２は液晶ディスプレイ、７１０は表示
データ発生部、７１１は表示データ発生回路、７１２は
表示データ圧縮回路、７１３はパラレル／シリアル変換
器、７１４、７２７はパワーストローブ回路、７２０は
表示駆動部、７２１はシリアル／パラレル変換器、７２
２はフレームメモリ、７２３はルックアップテーブル、
７２４は表示データ伸長回路、７２５はＤ／Ａコンバー
タ、７２６はドライバ回路である。
ータ圧縮回路と表示データ伸長回路を有する液晶表示装
置が開示されている。図７は特開平４−３３０４８９号
公報に開示された液晶表示装置のブロック構成図であ
り、図中符号７０２は液晶ディスプレイ、７１０は表示
データ発生部、７１１は表示データ発生回路、７１２は
表示データ圧縮回路、７１３はパラレル／シリアル変換
器、７１４、７２７はパワーストローブ回路、７２０は
表示駆動部、７２１はシリアル／パラレル変換器、７２
２はフレームメモリ、７２３はルックアップテーブル、
７２４は表示データ伸長回路、７２５はＤ／Ａコンバー
タ、７２６はドライバ回路である。
【０００６】上述の従来例の画像表示装置駆動回路に対
し表示データ圧縮回路７１２、表示データ伸長回路７２
４およびパワーストローブ回路７１４、７２７とが追加
されている。表示データの圧縮により発生する表示デー
タのない期間について、表示データ圧縮回路７１２から
入力するパワーストローブ制御信号により、パワースト
ローブ回路７１４、７２７を介してパラレル／シリアル
変換器７１３およびシリアル／パラレル変換器７２１に
供給される電源をパワーストローブし消費電力と発熱と
を低減させている。
し表示データ圧縮回路７１２、表示データ伸長回路７２
４およびパワーストローブ回路７１４、７２７とが追加
されている。表示データの圧縮により発生する表示デー
タのない期間について、表示データ圧縮回路７１２から
入力するパワーストローブ制御信号により、パワースト
ローブ回路７１４、７２７を介してパラレル／シリアル
変換器７１３およびシリアル／パラレル変換器７２１に
供給される電源をパワーストローブし消費電力と発熱と
を低減させている。
【０００７】
【発明が解決しようとする課題】最近の液晶ディスプレ
イ（ＬＣＤ）に代表されるフラットパネルディスプレイ
方式の画像表示装置の駆動回路については高い表示デー
タ処理能力が求められ、規格もＳＶＧＡからＸＧＡまた
はＳＸＧＡへと高レベル化の傾向にある。これらの要求
を満足させるためにはクロック周波数を高める必要があ
るが、クロック周波数を高めると表示駆動部の伝送経路
でＥＭＩノイズを生ずるという問題点がある。このため
クロック周波数を高めるには限度があり、このことが高
度化の要求に対して障害となっていた。
イ（ＬＣＤ）に代表されるフラットパネルディスプレイ
方式の画像表示装置の駆動回路については高い表示デー
タ処理能力が求められ、規格もＳＶＧＡからＸＧＡまた
はＳＸＧＡへと高レベル化の傾向にある。これらの要求
を満足させるためにはクロック周波数を高める必要があ
るが、クロック周波数を高めると表示駆動部の伝送経路
でＥＭＩノイズを生ずるという問題点がある。このため
クロック周波数を高めるには限度があり、このことが高
度化の要求に対して障害となっていた。
【０００８】また、クロック周波数を抑えて表示能力を
高める方法としてデータ線を増加させ１回のクロックで
より多くのデータを処理させる方法があるが、データ線
を増加させるとポート数も増加し駆動用のドライバＩＣ
の面積が増大し、小型軽量化の要求に逆行するという問
題がある。
高める方法としてデータ線を増加させ１回のクロックで
より多くのデータを処理させる方法があるが、データ線
を増加させるとポート数も増加し駆動用のドライバＩＣ
の面積が増大し、小型軽量化の要求に逆行するという問
題がある。
【０００９】特開平４−３３０４８９号公報で開示され
た液晶表示装置には表示データ圧縮回路と表示データ伸
長回路が設けられ、表示データの圧縮が行われている
が、クロック周波数は低減されておらず電力の節減と発
熱の低減効果はあるが、上述の問題点は解決されていな
い。
た液晶表示装置には表示データ圧縮回路と表示データ伸
長回路が設けられ、表示データの圧縮が行われている
が、クロック周波数は低減されておらず電力の節減と発
熱の低減効果はあるが、上述の問題点は解決されていな
い。
【００１０】本発明の目的は、ＥＭＩノイズの発生を抑
え、データ線を増加させることなく高い表示データ処理
能力を有する画像表示装置駆動回路を提供することにあ
る。
え、データ線を増加させることなく高い表示データ処理
能力を有する画像表示装置駆動回路を提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明の画像表示装置の
駆動回路は、画像表示装置のフラットパネルディスプレ
イ型の画像表示部を駆動する駆動回路であって、駆動回
路は表示データ発生部と表示駆動部とを備え、表示デー
タ発生部は表示データ発生回路と、該表示データ発生回
路で発生した表示データを圧縮すると同時にクロック周
波数を低減させる表示データ圧縮回路とを備え、表示駆
動部は表示データ発生部からの圧縮表示データを取り込
むシフトレジスタと、取り込んだ圧縮表示データをパラ
レルに変換するデータレジスタと、圧縮表示データを一
時格納するラッチ回路と、圧縮された表示データを伸長
させる表示データ伸長回路と、デジタル入力された表示
データをアナログに変換するデジタル／アナログ変換器
と、画像表示部の画素を駆動する駆動回路とを備える。
駆動回路は、画像表示装置のフラットパネルディスプレ
イ型の画像表示部を駆動する駆動回路であって、駆動回
路は表示データ発生部と表示駆動部とを備え、表示デー
タ発生部は表示データ発生回路と、該表示データ発生回
路で発生した表示データを圧縮すると同時にクロック周
波数を低減させる表示データ圧縮回路とを備え、表示駆
動部は表示データ発生部からの圧縮表示データを取り込
むシフトレジスタと、取り込んだ圧縮表示データをパラ
レルに変換するデータレジスタと、圧縮表示データを一
時格納するラッチ回路と、圧縮された表示データを伸長
させる表示データ伸長回路と、デジタル入力された表示
データをアナログに変換するデジタル／アナログ変換器
と、画像表示部の画素を駆動する駆動回路とを備える。
【００１２】表示データ圧縮回路は、静止画像の符号化
標準であるＪＰＥＧ規格のＤＣＴと量子化とエントロピ
符号化回路を有する符号化器を備え、表示データ伸長回
路はＪＰＥＧ規格のエントロピ復号と逆量子化とＩＤＣ
Ｔ回路を有する復号器を備えていてもよく、表示データ
圧縮回路は、動画像の符号化標準であるＭＰＥＧ規格の
情報源符号化とビデオ多重化とバッファ回路を有する符
号化器を備え、表示データ伸長回路はＭＰＥＧ規格のバ
ッファとビデオ多重分離と情報源複合回路を有する復号
器を備えていてもよい。
標準であるＪＰＥＧ規格のＤＣＴと量子化とエントロピ
符号化回路を有する符号化器を備え、表示データ伸長回
路はＪＰＥＧ規格のエントロピ復号と逆量子化とＩＤＣ
Ｔ回路を有する復号器を備えていてもよく、表示データ
圧縮回路は、動画像の符号化標準であるＭＰＥＧ規格の
情報源符号化とビデオ多重化とバッファ回路を有する符
号化器を備え、表示データ伸長回路はＭＰＥＧ規格のバ
ッファとビデオ多重分離と情報源複合回路を有する復号
器を備えていてもよい。
【００１３】本発明の画像表示装置の駆動方法は、画像
表示装置のフラットパネルディスプレイ型の画像表示部
を駆動する駆動方法であって、表示データ発生部の表示
データ発生回路で映像信号を処理して表示データを発生
させ、表示データ圧縮回路で表示データ発生回路で発生
した表示データを圧縮すると同時にクロック周波数を低
減させて外部に出力し、表示駆動部のシフトレジスタで
表示データ発生部からのシリアルに変換された圧縮表示
データをクロック信号に同期して取り込み、データレジ
スタで取り込んだ圧縮表示データをパラレルに変換し、
ラッチ回路で圧縮表示データを一時格納し、表示データ
伸長回路で圧縮された表示データを伸長させ、デジタル
／アナログ変換器でデジタル入力された表示データをア
ナログに変換し、駆動回路で画像表示部の画素を駆動す
る。
表示装置のフラットパネルディスプレイ型の画像表示部
を駆動する駆動方法であって、表示データ発生部の表示
データ発生回路で映像信号を処理して表示データを発生
させ、表示データ圧縮回路で表示データ発生回路で発生
した表示データを圧縮すると同時にクロック周波数を低
減させて外部に出力し、表示駆動部のシフトレジスタで
表示データ発生部からのシリアルに変換された圧縮表示
データをクロック信号に同期して取り込み、データレジ
スタで取り込んだ圧縮表示データをパラレルに変換し、
ラッチ回路で圧縮表示データを一時格納し、表示データ
伸長回路で圧縮された表示データを伸長させ、デジタル
／アナログ変換器でデジタル入力された表示データをア
ナログに変換し、駆動回路で画像表示部の画素を駆動す
る。
【００１４】このように本発明の画像表示装置の駆動回
路においては、表示データ圧縮回路による表示データ圧
縮と表示データ伸長回路による表示データ伸長により、
ＥＭＩノイズの発生原因となる表示駆動部内を伝送され
る表示データの信号のクロック周波数を表示データ発生
回路のクロック周波数より低減できる。従ってＥＭＩノ
イズの発生を抑えながら表示データ発生回路のクロック
周波数を高めることができ、画像表示装置の駆動回路の
表示データ処理能力を高めることができる。
路においては、表示データ圧縮回路による表示データ圧
縮と表示データ伸長回路による表示データ伸長により、
ＥＭＩノイズの発生原因となる表示駆動部内を伝送され
る表示データの信号のクロック周波数を表示データ発生
回路のクロック周波数より低減できる。従ってＥＭＩノ
イズの発生を抑えながら表示データ発生回路のクロック
周波数を高めることができ、画像表示装置の駆動回路の
表示データ処理能力を高めることができる。
【００１５】また、表示駆動部である駆動ドライバＩＣ
の面積を増加させる要因となるデータ線やポート数を増
やさずに画像表示装置駆動回路の表示データ処理能力を
高めることができる。
の面積を増加させる要因となるデータ線やポート数を増
やさずに画像表示装置駆動回路の表示データ処理能力を
高めることができる。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の実施の形態
の画像表示装置駆動回路のブロック構成図であり、図中
符号１０１は画像表示装置駆動回路、１０２は液晶ディ
スプレイ、１１０は表示データ発生部、１１１は表示デ
ータ発生回路、１１２は表示データ圧縮回路、１２０は
表示駆動部、１２１はシフトレジスタ、１２２はデータ
レジスタ、１２３はラッチ回路、１２４は表示データ伸
長回路、１２５はＤ／Ａコンバータ、１２６は出力段ア
ンプ、１３０は伝送線である。
て図面を参照して説明する。図１は本発明の実施の形態
の画像表示装置駆動回路のブロック構成図であり、図中
符号１０１は画像表示装置駆動回路、１０２は液晶ディ
スプレイ、１１０は表示データ発生部、１１１は表示デ
ータ発生回路、１１２は表示データ圧縮回路、１２０は
表示駆動部、１２１はシフトレジスタ、１２２はデータ
レジスタ、１２３はラッチ回路、１２４は表示データ伸
長回路、１２５はＤ／Ａコンバータ、１２６は出力段ア
ンプ、１３０は伝送線である。
【００１７】画像表示装置駆動回路１０１は、画像表示
装置の表示データを発生させる表示データ発生部１１０
と、画像表示装置の表示部である液晶ディスプレイ１０
２に画像を発生させる表示駆動部１２０とを備えてい
る。表示駆動部１２０は通常表示ドライバＩＣで構成さ
れる。表示データ発生部１１０はグラフィックプロセッ
サ等からなる表示データ発生回路１１１および発生した
表示データを所定の手順で圧縮し同時にクロック周波数
を低減させる表示データ圧縮回路１１２を有する。表示
駆動部１２０はスタートパルスを受けてこのスタートパ
ルスをクロック信号に同期して表示データを取り込むシ
フトレジスタ１２１、取り込んだ表示データをシリアル
からパラレルに変換するデータレジスタ１２２、データ
レジスタ１２２から出力された表示データを一時格納す
るラッチ回路１２３、圧縮された表示データを所定の手
順で伸長させる表示データ伸長回路１２４、伸長した表
示データをデジタルからアナログに変換させ液晶ディス
プレイのγ特性を補正するＤ／Ａコンバータ１２５およ
び表示データに対応したアナログデータを液晶ディスプ
レイ１０２に並列に同時出力する出力段アンプ１２６を
有し、表示データ発生部１１０と表示駆動部１２０とは
伝送線１３０で接続されている。
装置の表示データを発生させる表示データ発生部１１０
と、画像表示装置の表示部である液晶ディスプレイ１０
２に画像を発生させる表示駆動部１２０とを備えてい
る。表示駆動部１２０は通常表示ドライバＩＣで構成さ
れる。表示データ発生部１１０はグラフィックプロセッ
サ等からなる表示データ発生回路１１１および発生した
表示データを所定の手順で圧縮し同時にクロック周波数
を低減させる表示データ圧縮回路１１２を有する。表示
駆動部１２０はスタートパルスを受けてこのスタートパ
ルスをクロック信号に同期して表示データを取り込むシ
フトレジスタ１２１、取り込んだ表示データをシリアル
からパラレルに変換するデータレジスタ１２２、データ
レジスタ１２２から出力された表示データを一時格納す
るラッチ回路１２３、圧縮された表示データを所定の手
順で伸長させる表示データ伸長回路１２４、伸長した表
示データをデジタルからアナログに変換させ液晶ディス
プレイのγ特性を補正するＤ／Ａコンバータ１２５およ
び表示データに対応したアナログデータを液晶ディスプ
レイ１０２に並列に同時出力する出力段アンプ１２６を
有し、表示データ発生部１１０と表示駆動部１２０とは
伝送線１３０で接続されている。
【００１８】次に本発明の画像表示装置の駆動方法につ
いて図２を参照して説明する。図２は本発明の画像表示
装置の駆動方法のフローチャートであり、Ｓ２０１〜Ｓ
２０９はステップである。グラフィックプロセッサ等か
らなる表示データ発生部１１１で画像情報から表示デー
タが発生し（Ｓ２０１）、表示データ圧縮回路１１２で
所定の手順で表示データが圧縮され同時にクロック周波
数も低減し（Ｓ２０２）、シリアルデータに変換され、
伝送線１３０を経由して表示駆動部１２０に伝送される
（Ｓ２０３）。表示駆動部１２０に入力した圧縮された
表示データは、シフトレジスタ１２１でスタートパルス
を受けてこのスタートパルスをクロック信号に同期させ
て表示データを取り込み（Ｓ２０４）、データレジスタ
１２２でパラレル変換され、ラッチ回路１２３に一時格
納され（Ｓ２０５）、表示データ伸長回路１２４で所定
の手順で伸長され（Ｓ２０６）、Ｄ／Ａコンバータ１２
５でアナログデータに変換され液晶ディスプレイのγ特
性を補正され（Ｓ２０７）、出力段アンプ１２６で表示
データに対応したアナログデータとして液晶ディスプレ
イ１０２に並列に同時出力され（Ｓ２０８）、液晶ディ
スプレイを駆動して画像を出力する（Ｓ２０９）。
いて図２を参照して説明する。図２は本発明の画像表示
装置の駆動方法のフローチャートであり、Ｓ２０１〜Ｓ
２０９はステップである。グラフィックプロセッサ等か
らなる表示データ発生部１１１で画像情報から表示デー
タが発生し（Ｓ２０１）、表示データ圧縮回路１１２で
所定の手順で表示データが圧縮され同時にクロック周波
数も低減し（Ｓ２０２）、シリアルデータに変換され、
伝送線１３０を経由して表示駆動部１２０に伝送される
（Ｓ２０３）。表示駆動部１２０に入力した圧縮された
表示データは、シフトレジスタ１２１でスタートパルス
を受けてこのスタートパルスをクロック信号に同期させ
て表示データを取り込み（Ｓ２０４）、データレジスタ
１２２でパラレル変換され、ラッチ回路１２３に一時格
納され（Ｓ２０５）、表示データ伸長回路１２４で所定
の手順で伸長され（Ｓ２０６）、Ｄ／Ａコンバータ１２
５でアナログデータに変換され液晶ディスプレイのγ特
性を補正され（Ｓ２０７）、出力段アンプ１２６で表示
データに対応したアナログデータとして液晶ディスプレ
イ１０２に並列に同時出力され（Ｓ２０８）、液晶ディ
スプレイを駆動して画像を出力する（Ｓ２０９）。
【００１９】データ圧縮と伸長の方法としては種々の方
法があるが、同時にクロック周波数も低減させる方法と
しては、例えばカラー静止画像の符号化標準であるＪＰ
ＥＧ（Ｊｏｉｎｔ Ｐｈｏｔｏｇｒａｐｈｉｃ Ｅｘｐ
ｅｒｔｓ Ｇｒｏｕｐ）規格や動画像符号化標準である
ＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒ
ｔｓ Ｇｒｏｕｐ）規格がある。
法があるが、同時にクロック周波数も低減させる方法と
しては、例えばカラー静止画像の符号化標準であるＪＰ
ＥＧ（Ｊｏｉｎｔ Ｐｈｏｔｏｇｒａｐｈｉｃ Ｅｘｐ
ｅｒｔｓ Ｇｒｏｕｐ）規格や動画像符号化標準である
ＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒ
ｔｓ Ｇｒｏｕｐ）規格がある。
【００２０】先ず、ＪＰＥＧ規格について簡単に説明す
る。図３はＪＰＥＧ規格の符号化・復号システムのブロ
ック構成図であり、（ａ）は符号化器、（ｂ）は復号器
である。図中符号３１０は符号化器、３１１はＤＣＴ回
路、３１２は量子化回路、３１３はエントロピ符号化回
路、３１５は表示データ、３１６、３２５は圧縮表示デ
ータ、３２０は復号器、３２１はエントロピ復号回路、
３２２は逆量子化回路、３２３はＩＤＣＴ回路、３２６
は復号表示データである。
る。図３はＪＰＥＧ規格の符号化・復号システムのブロ
ック構成図であり、（ａ）は符号化器、（ｂ）は復号器
である。図中符号３１０は符号化器、３１１はＤＣＴ回
路、３１２は量子化回路、３１３はエントロピ符号化回
路、３１５は表示データ、３１６、３２５は圧縮表示デ
ータ、３２０は復号器、３２１はエントロピ復号回路、
３２２は逆量子化回路、３２３はＩＤＣＴ回路、３２６
は復号表示データである。
【００２１】符号化器３１０に入力された表示データ３
１５は８×８の画素のブロックに分割され、ＤＣＴ回路
３１１でブロック単位にＤＣＴ（Ｄｉｓｃｒｅｔｅ Ｃ
ｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍ、離散コサイン変換）
が行われ、得られたＤＣＴ係数を量子化回路３１２でＤ
Ｃ成分、ＡＣ成分で独立して量子化テーブルを用いて量
子化し、エントロピ符号化回路３１３で符号化されて圧
縮表示データ３１６として出力される。復号器３２０に
入力された圧縮表示データ３２５は符号化データからハ
フマンテーブルと量子化テーブルが復号のため取り出さ
れ、符号化データはエントロピ復号回路３２１で量子化
インデックス（量子化特性を取り出すための指標）に戻
された後、逆量子化回路３２２で逆量子化され、ＩＤＣ
Ｔ回路３２３で逆ＤＣＴ変換され、復号表示データ３２
６として出力される。
１５は８×８の画素のブロックに分割され、ＤＣＴ回路
３１１でブロック単位にＤＣＴ（Ｄｉｓｃｒｅｔｅ Ｃ
ｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍ、離散コサイン変換）
が行われ、得られたＤＣＴ係数を量子化回路３１２でＤ
Ｃ成分、ＡＣ成分で独立して量子化テーブルを用いて量
子化し、エントロピ符号化回路３１３で符号化されて圧
縮表示データ３１６として出力される。復号器３２０に
入力された圧縮表示データ３２５は符号化データからハ
フマンテーブルと量子化テーブルが復号のため取り出さ
れ、符号化データはエントロピ復号回路３２１で量子化
インデックス（量子化特性を取り出すための指標）に戻
された後、逆量子化回路３２２で逆量子化され、ＩＤＣ
Ｔ回路３２３で逆ＤＣＴ変換され、復号表示データ３２
６として出力される。
【００２２】次に、ＭＰＥＧ規格について簡単に説明す
る。図４はＭＰＥＧ規格の符号化・復号システムのブロ
ック構成図であり、（ａ）は符号化器、（ｂ）は復号器
である。図中符号４１０は符号化器、４１１は情報源符
号化回路、４１２はビデオ多重化回路、４１３はバッフ
ァ、４１５は表示データ、４１６、４２５は圧縮表示デ
ータ、４２０は復号器、４２１はバッファ、４２２はビ
デオ多重分離回路、４２３は情報源復号回路、４２６は
復号表示データである。
る。図４はＭＰＥＧ規格の符号化・復号システムのブロ
ック構成図であり、（ａ）は符号化器、（ｂ）は復号器
である。図中符号４１０は符号化器、４１１は情報源符
号化回路、４１２はビデオ多重化回路、４１３はバッフ
ァ、４１５は表示データ、４１６、４２５は圧縮表示デ
ータ、４２０は復号器、４２１はバッファ、４２２はビ
デオ多重分離回路、４２３は情報源復号回路、４２６は
復号表示データである。
【００２３】符号化器４１０に入力された表示データ４
１５は、情報源符号化回路４１１でＤＣＴ、量子化、双
方向予測等によって情報量の圧縮が行われ、ビデオ多重
化回路４１２において階層構造符号化、可変長符号化に
よって圧縮後のデータフォーマットの生成が行われ、バ
ッファ４１３で送信データ量を一定にするために一時記
憶され、圧縮表示データ４１６として出力される。復号
器４２０に入力された圧縮表示データ４２５はバッファ
４２１で到着する受信データに対する復号処理時間の保
証のため一時記憶され、ビデオ多重分離回路４２２で階
層構造復号、可変長復号によって圧縮後データの切り出
しが行われ、情報源復号回路４２３で逆ＤＣＴ、逆量子
化、動き補償等によって圧縮情報の伸長が行われた後、
復号表示データ４２６として出力される。
１５は、情報源符号化回路４１１でＤＣＴ、量子化、双
方向予測等によって情報量の圧縮が行われ、ビデオ多重
化回路４１２において階層構造符号化、可変長符号化に
よって圧縮後のデータフォーマットの生成が行われ、バ
ッファ４１３で送信データ量を一定にするために一時記
憶され、圧縮表示データ４１６として出力される。復号
器４２０に入力された圧縮表示データ４２５はバッファ
４２１で到着する受信データに対する復号処理時間の保
証のため一時記憶され、ビデオ多重分離回路４２２で階
層構造復号、可変長復号によって圧縮後データの切り出
しが行われ、情報源復号回路４２３で逆ＤＣＴ、逆量子
化、動き補償等によって圧縮情報の伸長が行われた後、
復号表示データ４２６として出力される。
【００２４】図５は図３、図４の表示データ、圧縮表示
データの模式的タイムチャートであり、（ａ）は表示デ
ータ、（ｂ）は圧縮表示データである。図５は１０２４
×７６８画素のＸＧＡでデータを１／１０に圧縮した例
であるが図に示されるように表示データが圧縮されると
ともにクロック周波数が低下している。
データの模式的タイムチャートであり、（ａ）は表示デ
ータ、（ｂ）は圧縮表示データである。図５は１０２４
×７６８画素のＸＧＡでデータを１／１０に圧縮した例
であるが図に示されるように表示データが圧縮されると
ともにクロック周波数が低下している。
【００２５】このように本発明の画像表示装置駆動回路
においては、ＥＭＩノイズの発生原因となる表示駆動部
内を伝送される表示データの信号のクロック周波数が、
表示データ発生回路のクロック周波数より低減できる。
それによって、表示データ発生回路のクロック周波数を
高めることができるので、ＥＭＩノイズの発生を抑えて
画像表示装置駆動回路の表示データ処理能力を高めるこ
とができる。
においては、ＥＭＩノイズの発生原因となる表示駆動部
内を伝送される表示データの信号のクロック周波数が、
表示データ発生回路のクロック周波数より低減できる。
それによって、表示データ発生回路のクロック周波数を
高めることができるので、ＥＭＩノイズの発生を抑えて
画像表示装置駆動回路の表示データ処理能力を高めるこ
とができる。
【００２６】また、データ線やポート数を増やさずに画
像表示装置駆動回路の表示データ処理能力を高めること
ができるので、表示駆動部である駆動ドライバＩＣの面
積が増加しない。
像表示装置駆動回路の表示データ処理能力を高めること
ができるので、表示駆動部である駆動ドライバＩＣの面
積が増加しない。
【００２７】本実施の形態では液晶ディスプレイの駆動
について説明したが、プラズマディスプレイやエレクト
ロルミネセンス等の画像表示部であっても本発明の駆動
回路と駆動方式は応用できる。
について説明したが、プラズマディスプレイやエレクト
ロルミネセンス等の画像表示部であっても本発明の駆動
回路と駆動方式は応用できる。
【００２８】
【発明の効果】以上説明したように本発明の画像表示装
置の駆動回路では、クロック周波数を低減した表示デー
タで信号の伝送が行われるので、従来と同じデータ数で
も表示駆動部でのクロック周波数を低減させることがで
きる。従って発生するＥＭＩノイズを低減でき、またク
ロック周波数が同じであれば従来例に比べて表示データ
のデータ数を増加させることができるという効果があ
る。
置の駆動回路では、クロック周波数を低減した表示デー
タで信号の伝送が行われるので、従来と同じデータ数で
も表示駆動部でのクロック周波数を低減させることがで
きる。従って発生するＥＭＩノイズを低減でき、またク
ロック周波数が同じであれば従来例に比べて表示データ
のデータ数を増加させることができるという効果があ
る。
【００２９】また従来例の回路でＥＭＩノイズを低減す
るためクロック周波数を下げると同じデータ数を処理す
るためにはデータ線とポート数とを増やす必要がある
が、本発明の画像表示装置の駆動回路のように圧縮デー
タで信号を伝送すればＥＭＩノイズ低減とともにポート
数とデータ線の本数が削減できるという効果がある。
るためクロック周波数を下げると同じデータ数を処理す
るためにはデータ線とポート数とを増やす必要がある
が、本発明の画像表示装置の駆動回路のように圧縮デー
タで信号を伝送すればＥＭＩノイズ低減とともにポート
数とデータ線の本数が削減できるという効果がある。
【図１】本発明の実施の形態の画像表示装置駆動回路の
ブロック構成図である。
ブロック構成図である。
【図２】本発明の画像表示装置の駆動方法のフローチャ
ートである。
ートである。
【図３】ＪＰＥＧ規格の符号化・復号システムのブロッ
ク構成図である。（ａ）は符号化器である。（ｂ）は復
号器である。
ク構成図である。（ａ）は符号化器である。（ｂ）は復
号器である。
【図４】ＭＰＥＧ規格の符号化・復号システムのブロッ
ク構成図である。（ａ）は符号化器である。（ｂ）は復
号器である。
ク構成図である。（ａ）は符号化器である。（ｂ）は復
号器である。
【図５】図３、図４の表示データ、圧縮表示データの模
式的タイムチャートである。（ａ）は表示データであ
る。（ｂ）は圧縮表示データである。
式的タイムチャートである。（ａ）は表示データであ
る。（ｂ）は圧縮表示データである。
【図６】従来例の画像表示装置の駆動回路のブロック構
成図である。
成図である。
【図７】特開平４−３３０４８９号公報に開示された液
晶表示装置のブロック構成図である。
晶表示装置のブロック構成図である。
１０１、６０１ 画像表示装置駆動回路 １０２、６０２、７０２ 液晶ディスプレイ １１０、６１０、７１０ 表示データ発生部 １１１、６１１、７１１ 表示データ発生回路 １１２、７１２ 表示データ圧縮回路 １２０、６２０、７２０ 表示駆動部 １２１、６２１ シフトレジスタ １２２、６２２ データレジスタ １２３、６２３ ラッチ回路 １２４、７２４ 表示データ伸長回路 １２５、６２５、７２５ Ｄ／Ａコンバータ １２６、６２６ 出力段アンプ １３０、６３０ 伝送線 ３１０、４１０ 符号化器 ３１１ ＤＣＴ回路 ３１２ 量子化回路 ３１３ エントロピ符号化回路 ３１５、４１５ 表示データ ３１６、３２５、４１６、４２５ 圧縮表示データ ３２０、４２０ 復号器 ３２１ エントロピ復号回路 ３２２ 逆量子化回路 ３２３ ＩＤＣＴ回路 ３２６、４２６ 復号表示データ ４１１ 情報源符号化回路 ４１２ ビデオ多重化回路 ４１３、３２１ バッファ ４２２ ビデオ多重分離回路 ４２３ 情報源復号回路 ７１３ パラレル／シリアル変換器 ７１４、７２７ パワーストローブ回路 ７２１ シリアル／パラレル変換器 ７２２ フレームメモリ ７２３ ルックアップテーブル ７２６ ドライバ回路 Ｓ２０１〜Ｓ２０９ ステップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 5/66 Ｈ０４Ｎ 5/66 Ｂ
Claims (6)
- 【請求項１】 画像表示装置のフラットパネルディスプ
レイ型の画像表示部を駆動する駆動回路であって、 前記駆動回路は表示データ発生部と表示駆動部とを備
え、前記表示データ発生部は表示データ発生回路と、該
表示データ発生回路で発生した表示データを圧縮すると
同時にクロック周波数を低減させる表示データ圧縮回路
とを備え、前記表示駆動部は前記表示データ発生部から
の圧縮表示データを取り込むシフトレジスタと、取り込
んだ圧縮表示データをパラレルに変換するデータレジス
タと、圧縮表示データを一時格納するラッチ回路と、圧
縮された表示データを伸長させる表示データ伸長回路
と、デジタル入力された表示データをアナログに変換す
るデジタル／アナログ変換器と、前記画像表示部の画素
を駆動する駆動回路とを備えることを特徴とする画像表
示装置の駆動回路。 - 【請求項２】 前記表示データ圧縮回路は、静止画像の
符号化標準であるＪＰＥＧ規格のＤＣＴと量子化とエン
トロピ符号化回路を有する符号化器を備え、前記表示デ
ータ伸長回路は前記ＪＰＥＧ規格のエントロピ復号と逆
量子化とＩＤＣＴ回路を有する復号器を備える請求項１
に記載の画像表示装置の駆動回路。 - 【請求項３】 前記表示データ圧縮回路は、動画像の符
号化標準であるＭＰＥＧ規格の情報源符号化とビデオ多
重化とバッファ回路を有する符号化器を備え、前記表示
データ伸長回路は前記ＭＰＥＧ規格のバッファとビデオ
多重分離と情報源複合回路を有する復号器を備える請求
項１に記載の画像表示装置の駆動回路。 - 【請求項４】 前記画像表示装置の画像表示部が液晶デ
ィスプレイである請求項１から請求項３のいずれか１項
に記載の画像表示装置駆動回路。 - 【請求項５】 前記表示駆動部が表示ドライバＩＣで構
成されている請求項１から請求項４のいずれか１項に記
載の画像表示装置駆動回路。 - 【請求項６】 画像表示装置のフラットパネルディスプ
レイ型の画像表示部を駆動する駆動方法であって、 表示データ発生部の表示データ発生回路で映像信号を処
理して表示データを発生させ、表示データ圧縮回路で前
記表示データ発生回路で発生した表示データを圧縮する
と同時にクロック周波数を低減させて外部に出力し、表
示駆動部のシフトレジスタで前記表示データ発生部から
のシリアルに変換された圧縮表示データをクロック信号
に同期して取り込み、データレジスタで取り込んだ圧縮
表示データをパラレルに変換し、ラッチ回路で圧縮表示
データを一時格納し、表示データ伸長回路で圧縮された
表示データを伸長させ、デジタル／アナログ変換器でデ
ジタル入力された表示データをアナログに変換し、駆動
回路で前記画像表示部の画素を駆動することを特徴とす
る画像表示装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9228461A JPH1165535A (ja) | 1997-08-25 | 1997-08-25 | 画像表示装置の駆動回路と駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9228461A JPH1165535A (ja) | 1997-08-25 | 1997-08-25 | 画像表示装置の駆動回路と駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1165535A true JPH1165535A (ja) | 1999-03-09 |
Family
ID=16876856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9228461A Pending JPH1165535A (ja) | 1997-08-25 | 1997-08-25 | 画像表示装置の駆動回路と駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1165535A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471054B1 (ko) * | 2000-11-18 | 2005-03-07 | 삼성전자주식회사 | 컴퓨터 시스템 및 그의 화상처리방법 |
| JP2009098610A (ja) * | 2007-10-18 | 2009-05-07 | Samsung Electronics Co Ltd | タイミングコントローラ、これを含む液晶表示装置及び液晶表示装置の駆動方法 |
| US8026891B2 (en) | 2002-02-21 | 2011-09-27 | Samsung Electronics Co., Ltd. | Flat panel display including transceiver circuit for digital interface |
| CN102855854A (zh) * | 2011-06-29 | 2013-01-02 | 瑞萨电子株式会社 | 显示器和显示器控制电路 |
| WO2018138597A1 (ja) * | 2017-01-26 | 2018-08-02 | 株式会社半導体エネルギー研究所 | 半導体装置、及び電子機器 |
-
1997
- 1997-08-25 JP JP9228461A patent/JPH1165535A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471054B1 (ko) * | 2000-11-18 | 2005-03-07 | 삼성전자주식회사 | 컴퓨터 시스템 및 그의 화상처리방법 |
| US8026891B2 (en) | 2002-02-21 | 2011-09-27 | Samsung Electronics Co., Ltd. | Flat panel display including transceiver circuit for digital interface |
| JP2009098610A (ja) * | 2007-10-18 | 2009-05-07 | Samsung Electronics Co Ltd | タイミングコントローラ、これを含む液晶表示装置及び液晶表示装置の駆動方法 |
| US8605026B2 (en) | 2007-10-18 | 2013-12-10 | Samsung Display Co., Ltd. | Timing controller, liquid crystal display having the same, and method of driving liquid crystal display |
| CN102855854A (zh) * | 2011-06-29 | 2013-01-02 | 瑞萨电子株式会社 | 显示器和显示器控制电路 |
| JP2013011769A (ja) * | 2011-06-29 | 2013-01-17 | Renesas Electronics Corp | 表示装置、及び、表示装置制御回路 |
| US9202442B2 (en) | 2011-06-29 | 2015-12-01 | Renesas Electronics Corporation | Display and display control circuit |
| US9697802B2 (en) | 2011-06-29 | 2017-07-04 | Renesas Electronics Corporation | Display and display control circuit |
| WO2018138597A1 (ja) * | 2017-01-26 | 2018-08-02 | 株式会社半導体エネルギー研究所 | 半導体装置、及び電子機器 |
| JPWO2018138597A1 (ja) * | 2017-01-26 | 2019-11-14 | 株式会社半導体エネルギー研究所 | 半導体装置、及び電子機器 |
| US11509918B2 (en) | 2017-01-26 | 2022-11-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and electronic device |
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