KR100595394B1 - 액정표시장치의 구동 시스템 - Google Patents

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Abstract

RGB 데이터와 동일한 주파수를 갖는 수평클럭신호와, 이 수평클럭신호와의 위상이 180。 차이나는 다른 수평클럭신호를 발생시키는 로직회로부를 소스 드라이브 IC의 입력단에 형성함으로써, 수평클럭신호와 위상이 180。 지연된 수평클럭신호가 RGB 데이터를 정확히 레치하도록 하여 수평클럭신호의 높은 주파수로 인해 발생되는 전자파 및 노이즈의 피해를 초소화할 수 있는 효과가 있다.
또한, RGB 데이터와 동일한 주파수를 갖는 수평클럭신호와, 위상이 180。지연된 수평클럭신호를 이용하여 데이터를 레치할 경우 데이터의 셋-업시간과 홀드 시간을 충분히 확보되어 노이즈의 발생을 억제시킬 수 있는 효과가 있다.

Description

액정표시장치의 구동 시스템{System for driving of an LCD}
도 1은 본 발명에 의한 액정표시장치의 구동을 설명하기 위한 블록도.
도 2는 본 발명에 의한 게이트 드라이브 IC의 상세 블록도.
도 3은 본 발명에 의한 소스 드라이브 IC의 상세 블록도.
도 4는 본 발명의 제 1 실시예에 의한 로직회로부.
도 5는 제 1 실시예의 로직회로부로 입력되거나 출력되는 신호의 타이밍 차트도.
도 6은 본 발명의 제 2 실시예에 의한 로직회로부.
도 7은 제 2 실시예의 로직회로부에 입력되거나 출력되는 신호의 타이밍 차트도.
도 8은 본 발명의 제 3 실시예에 의한 로직회로부.
도 9는 제 3 실시예의 로직회로부에 입력되거나 출력되는 신호의 타이밍 차트도.
본 발명은 액정표시장치의 구동 시스템에 관한 것으로, 더욱 상세하게는 컨 트롤러에서 출력된 수평클럭신호의 주파수를 적어도 한번이상 분주시켜 드라이브 IC로 입력되는 데이터와 동일한 주파수를 갖도록 한 액정표시장치의 구동 시스템에 관한 것이다.
평판표시장치의 일종인 액정표시장치는 화소별로 인가되는 전압에 따라서 광의 투과도가 변하는 액정의 전기적인 특성을 이용한 것으로, 다른 표시장치에 비하여 경량, 박형화이고 저전압 구동이 가능하며 소비전력이 적기 때문에 휴대용 컴퓨터뿐만 아니라 데스크탑형 컴퓨터의 모니터로도 널리 이용되고 있다.
이러한 특징을 갖는 액정표시장치는 화상신호 및 광에 의해 화상을 표시하는 LCD 패널, 화상을 표시하는데 필요한 화상신호를 LCD 패널로 전송하는 인쇄회로기판, LCD 패널 쪽으로 광을 안내하는 백라이트 어셈블리 및 이들 부재들을 고정시키기 위한 기타 고정물들로 구성된다.
이들 부재들 중 LCD 패널과 인쇄회로기판은 복수개의 소스 및 게이트 드라이브 IC와 전기적으로 연결되며, 인쇄회로기판에는 컨트롤러와 같은 각종 부품들이 실장된다.
여기서, 소스 드라이브 IC에서 생성된 소스 신호와 게이트 드라이브 IC에서 생성된 게이트 신호가 LCD 패널의 각 화소들에 인가되면, 게이트 신호는 LCD 패널에 형성된 게이트 라인을 통해서 박막트랜지스터(Thin Film Transistor; 이하 "TFT"라 함)의 게이트 전극으로 인가됨으로써, TFT를 턴온(turn on) 또는 턴오프(turn off)시킨다.
한편, LCD 패널에 형성된 데이터 라인들을 따라 흐르던 소스 신호는 게이트 신호에 의해 TFT가 턴온될 경우에만 화소전극에 인가되어 화소전극과 대향전극 사이에 존재하는 액정의 배열상태를 변화시킴으로써, 투과되는 빛의 양을 조절한다.
상술한 바와 같이 화소전극에 인가되어 액정의 배열상태를 변화시키는 소스 신호의 발생과정과 함께 소스 신호의 발생시키는 소스 드라이브 IC의 내부 구조를 개략적으로 설명하면 다음과 같다.
소스 드라이브 IC는 시프트 레지스트, 디지털/아날로그 컨버터 및 버퍼로 구성되는데, 시프트 레지스트는 마스트 클럭신호가 이분주된 수평클럭신호(H_CLK)와 시프트 신호(STH)와 6bit의 RGB 데이터 및 로드 신호(TP)를 인가 받는다.
즉, 시프트 신호가 입력되면 시프트 레지스트는 RGB 데이터를 동시에 받아서 수평클럭신호의 라이징(rising) 시점에서 각 데이터를 읽어들여 시프트시켜가며 계속적으로 저장한 후에 첫 번째 소스 드라이브 IC내에 데이터가 다 채워지면 캐리 아웃(carry out)신호를 다음번 소스 드라이브 IC로 전송하여 상술한 동작을 반복한다.
이와 같은 과정을 통해 복수개의 소스 드라이브 IC에 데이터가 전부 채워지면, 로드 신호에 의해 스프트 레지스트에 저장된 데이터가 디지털/아날로그 컨버터 쪽으로 출력되고, 디지털/아날로그 컨버터는 데이터를 코팅값에 해당되는 아날로그 전압으로 바꾸어 버퍼 쪽으로 출력한다.
버퍼는 디지털/아날로그 컨버터로부터 출력된 아날로그 전압의 출력을 조절한 후 소스 신호를 LCD 패널로 인가한다.
여기서, RGB 데이터의 주파수는 16.25㎒이고, 수평클럭신호의 주파수는 RGB 데이터를 의 두배인 32.5㎒이다.
이와 같이 고주파의 수평클럭신호가 소스 드라이브 IC에 입력되어 고주파로 구동되기 때문에 많은 양의 전자파(EMI;Electro Magnetic interference)가 발생되어 LCD 패널로 전송되는 소스 신호와 간섭을 일으켜 화질을 저하시킬 뿐만 아니라 액정표시장치의 외부로 방출되어 다른 기기의 오동작을 유발시키므로 신뢰성이 저하되는 문제점이 있다.
또한, 수평클럭신호가 라이징되어 데이터를 레치하기 전에 데이터의 파형을 안정화시키기 위한 셋-업타임과 데이터의 레치 후에 데이터의 파형을 일정기간 유지시키는 홀드 타임을 충분히 확보하지 못하기 때문에 노이즈가 발생되는 문제점이 있었다.
따라서, 본 발명의 목적은 컨트롤러에서 출력된 수평클럭신호의 주파수를 분주시켜 드라이브 IC로 입력되는 데이터의 주파수와 동일하게 맞춤으로써, 전자파와 노이즈의 피해를 최소화하여 제품의 신뢰성을 향상시키는데 있다.
본 발명의 다른 목적은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해 질 것이다.
이와 같은 목적을 달성하기 위해서 본 발명은 소스 드라이브 IC에 데이터와 동일한 주파수를 갖는 수평클럭신호 및 수평클럭신호와의 위상이 180。 차이나는 수평클럭신호를 생성하여 데이터를 레치하는 로직회로부, 로직회로부에서 출력시킨 데이터를 입력한 후 시프트시켜가며 계속적으로 저장하는 시프트 레지스트, 시프트 레지스트에서 입력된 데이터를 엔코딩하여 계조전압을 선택하는 디지털/아날로그 컨버터 및 디지털/아날로그 컨버터로부터 출력된 계조전압의 출력을 조절한 후 LCD 패널로 인가하는 버퍼를 형성한다.
일예로, 로직회로부는 컨트롤러에서 전달된 분주용 수평클럭신호를 2분주시켜 상기 데이터와 동일한 수평클럭신호를 발생시키는 클럭분주부와, 수평클럭신호 및 수평클럭신호의 레벨이 반전된 수평클럭신호를 입력하여 데이터를 레치하는 데이터 레치부와, 데이터 레치부에서 출력된 데이터를 선택하여 시프트 레지스트 쪽으로 출력하는 출력 선택부로 구성된다.
이하, 본 발명에 의한 액정표시장치의 구동 시스템을 첨부된 도면 도 1내지 도 8을 참조하여 설명하면 다음과 같다.
도 1에 도시된 액정표시장치(100)의 구동 시스템에서 소정 컬러 데이터와 컨트롤 신호는 컨트롤러(110)에 입력되고, 직류 전원은 전원 공급부(120)에 제공된다. 전원공급부(120)에 직류 전원이 인가되면 전원 공급부(120)는 컨트롤러(110)와 계조발생부(130) 및 게이트 전압 발생부(140)의 동작에 필요한 정전압을 공급하게 된다.
여기서, 컨트롤러(110)는 LCD 패널(160)과 전기적으로 연결된 소스 드라이브 파트(200)에 각종 컨트롤 신호들과 화소별 그레이 레벨을 결정하기 위한 데이터를 출력하고, 게이트 드라이브 파트(150)에도 각종 컨트롤 신호들을 출력하도록 구성된다.
또한, 계조전압 발생부(140)는 소스 드라이브 파트(200)에 계조전압을 공급하도록 구성되며, 게이트 전압발생부(140)는 게이트 드라이브 파트(150)에 턴온/턴오프 전압 발생을 위한 전압을 공급한다.
그리고, LCD 패널(160)과 전기적으로 연결된 게이트 및 소스 드라이브 파트(150,200)에서는 소스 신호와 게이트 신호를 생성하여 LCD 패널에 인가시킨다.
또한, LCD 패널(160)에는 게이트선(162)과 데이터선들(164)이 서로 교차되어 형성되고, 이들 교차점에 TFT(166)들이 각각 형성되는데, 게이트 신호는 게이트선(162)을 통해 TFT(166)의 게이트 전극에 인가되고 소스 신호는 데이터선들(164)을 통해 소스 전극에 인가되며, 드레인 전극 쪽에는 액정 캐패시터(Clc)와 스토리지 캐패시터(Cs)가 형성된다.
한편, 게이트 드라이브 파트에는 게이트 신호를 생성하는 복수개의 게이트 드라이브 IC(151)가 전기적으로 연결되는데, 각 게이트 드라이브 IC(151)의 내부에는 도 2에 도시된 바와 같이 시프트 레지스트(152)와 레벨 시프트(154) 및 증폭부(155)로 구성된다.
시프트 레지스트(152)에는 시프트 신호(STV)와 수직클럭신호(V_CLK)가 입력되고, 시프트 레지스트(152)는 종방향으로 복수개의 출력을 순차적으로 가지며, 그 후에 캐리 아웃 신호가 다른 시프트 레지스트의 캐리인 신호로 입력된다.
레벨 시프트(154)는 게이트 전압 발생부(140)로부터 턴온 전압(Von) 및 턴오프 전압(Voff)이 입력되며, 시프트 레지스트(152)에서 레벨 시프트(154)로 출력시킨 신호의 레벨을 턴온 전압 또는 턴오프 전압 레벨로 변환하여 증폭부(156)로 출 력한다.
또한, 증폭부(156)는 레벨 시프트(154)에서 출력된 신호를 소정 이득치로 증폭하여 게이트 신호로서 LCD 패널(160)로 출력시킨다. 이때 증폭부(156)는 출력 인에이블 신호(OE)에 의하여 출력이 결정된다.
그리고, 소스 드라이브 파트(200)에는 소스 신호를 출력하는 복수개의 소스 드라이브 IC(201)가 전기적으로 연결되는데, 본 발명에 따르면 각 소스 드라이브 IC의 내부에는 로직회로부(210,310,410), 시프트 레지스트(270), 디지털/아날로그 컨버터(280) 및 버퍼(290)가 형성된다.
여기서, 로직회로부(210)(310)(410)는 65㎒의 마스트 클럭신호가 이분주 또는 4분주된 수평클럭신호(H_CLK)와 시프트 신호(STH)와 6bit의 RGB 데이터를 인가 받아 RGB 데이터와 동일한 주파수를 갖는 수평클럭신호와 수평클럭신호의 레벨이 반전된 다른 수평클럭신호를 생성하여 데이터를 정확히 레지한 후 시프트 레지스트(270)로 전달한다.
즉, 수평클럭신호와 레벨이 반전된 다른 수평클럭신호의 라이징(rising) 시점에서 각 데이터를 레치하여 시프트 레지스테(270)로 전달시키는 것이다.
또한, 시프트 레지스트(270)는 로직회로부(210)(310)(410)에서 출력시킨 데이터를 시프트시켜가며 계속적으로 저장한 후에 첫 번째 소스 드라이브 IC(201) 내에 데이터가 다 채워지면 캐리 아웃(carry out)신호를 다음번 소스 드라이브 IC로 전송하여 상술한 동작을 반복한다.
이와 같은 과정을 통해 복수개의 소스 드라이브 IC에 데이터가 전부 채워지 면, 로드 신호(TP)가 시프트 레지스트(270)에 입력되어 스프트 레지스트는 저장된 모든 데이터가 한꺼번에 디지털/아날로그 컨버터(280) 쪽으로 출력된다.
그리고, 디지털/아날로그 컨버터(280)는 데이터를 엔코팅값에 해당되는 아날로그 전압으로 바꾸어 버퍼(290) 쪽으로 출력한다.
버퍼(290)는 디지털/아날로그 컨버터(280)로부터 출력된 아날로그 전압의 출력을 조절한 후 소스 신호를 LCD 패널(160)로 인가한다.
이하, 본 발명의 로직회로부(210,310,410)의 구성 및 동작에 대해 도 4내지 도 9를 참조하여 좀더 상세히 설명하면 다음과 같다.
제 1 실시예에 의한 로직회로부(210)는 컨트롤러(110)에서 전달된 16.25㎒의 수평클럭신호(CLK)와, 이 신호를 반전시킨 다른 하나의 수평클럭신호(
Figure 111999009113712-pat00001
)를 발생시킴으로써, 데이터와 동일한 주파수의 수평클럭신호들(CLK,
Figure 111999009113712-pat00002
)로 데이터를 정확히 레지하여 출력시키는 것이다.
이러한, 로직회로부(210)에는 컨트롤러(110)에서 입력된 수평클럭신호(CLK)를 그대로 출력시키면서 소정신호만큼 지연시키는 버퍼(242), 버퍼(242)와 전기적으로 연결되어 버퍼(242)에서 출력된 수평클럭신호(CLK)를 입력하는 클럭 입력단자와 데이터 입력단자(D) 및 데이터 출력단자(Q)가 구비되고 입력된 데이터값을 그대로 출력하는 제 1 D 플립플롭(delay flip-flop;245), 컨트롤러(110)에서 전달된 수평클럭신호(CLK)의 레벨을 반전시키는 인버터(252), 인버터(252)와 전기적으로 연결되어 인버터(252)에서 반전된 수평클럭신호(
Figure 111999009113712-pat00003
)가 입력되는 클럭 입력단자와 데이터 입력단자(D) 및 데이터 출력단자(Q)가 구비된 제 2 D 플립플롭(255) 및 제 1 및 제 2 D 플립플롭(245)(255)의 출력단자와 전기적으로 연결되어 제 1 및 제 2 D 플립플롭(245)(255)에서 전달된 데이터 신호를 선택하여 출력하는 출력 선택부(260)로 구성된다.
여기서, 출력 선택부(260)는 수평클럭신호(CLK)와 반전된 수평클럭신호(
Figure 111999009113712-pat00004
)를 입력한 후 이 두 개의 수평클럭신호들(CLK,
Figure 111999009113712-pat00005
)을 조합하여 4개의 데이터 입력단자들(D0,D1,D2,D3) 중 어느 하나의 단자만을 선택하여 제 1 및 제 2 D 플립플롭(245)(255)에서 입력된 데이터를 출력시는 멀티플렉서이다.
즉, 버퍼(242)의 출력측과 전기적으로 연결된 클럭신호 입력단자 S0과 인버터(252)의 출력측과 전기적으로 연결되어 클럭신호 입력단자 S1 모두에 로우레벨인 "0"레벨의 수평클럭신호(CLK,
Figure 111999009113712-pat00006
)가 입력되면 4개의 입력단자들 중 D0의 입력단자가 선택되어 신호가 출력되고, S0에는 "0"레벨의 신호가 입력되고, S1에는 "1"레벨의 신호가 입력되면 D1의 입력단자가 선택되며, 반대로 S0에는 "1"레벨의 신호가 S1에는 "0"레벨의 신호가 입력되면 D2가 선택되며, 마지막으로 S0과 S1 모두에 하이레벨인 "1"레벨의 신호가 입력되면 D3이 선택된다.
여기서는, 수평클럭신호(CLK)와 반전된 수평클럭신호(
Figure 111999009113712-pat00007
)가 입력되기 때문에 S0과 S1에 입력된 신호를 조합하면 "1,0"아니면 "0,1"이 됨으로써, D1과 D2의 입력단자만이 선택 가능하다.
따라서, 제 1 D 플립플롭(245)의 데이터 출력단자(Q)는 D1의 입력단자와 전기적으로 연결되고, 제 2 D 플립플롭(255)의 데이터 출력단자(Q)는 D2의 데이터 입력단자와 전기적으로 연결된다.
본 발명의 제 1 실시예에 의한 로직회로의 동작과정을 도 5에 도시된 타이밍 차트를 참조하여 설명하면 다음과 같다.
먼저, 클리어 신호(CLR)가 제 1 및 제 2 D 플립플롭(245,255)으로 인가되어 제 1 및 제 2 D 플립플롭(245,255)을 "0"레벨로 초기화시키면, 컨트롤러(110)에서 분주된 16.25㎒의 수평클럭신호(CLK)가 로직회로부(210)의 버퍼(242)와 인버터(252)로 각각 입력된다.
버퍼(242)는 도 5a에 도시된 수평클럭신호(CLK)를 그대로 출력시켜 제 1 D 플립플롭(245)의 클럭 입력단자와 멀티플랙서(260)의 S1단자로 각각 전달하고, 인버터(252)는 도 5a에 도시된 수평클럭신호(CLK)의 레벨을 반전시킨 후 도 5b에 도시된 바와 같이 반전된 수평클럭신호(
Figure 111999009113712-pat00008
)를 출력하여 제 2 D 플립플롭(255)의 클럭 입력단자와 멀티플렉서(260)의 S1단자로 각각 전달한다.
여기서, 버퍼(242)를 제 1 D 플립플롭(245)의 전단에 형성하는 이유는 컨트롤러(210)에서 전달된 수평클럭신호(CLK)가 인버터(252)를 통과하여 반전되는 시간만큼 제 1 D 플립플롭(245)으로 입력되는 수평클럭신호(CLK)를 지연시켜 수평클럭신호(CLK)와 반전된 수평클럭신호(
Figure 111999009113712-pat00009
)의 동기를 맞추기 위한 것이다.
한편, 컨트롤러(110)에서 전달된 수평클럭신호(CLK)가 버퍼(242)와 인버터(252)에 각각 인가될 때 도 5c에 도시된 6bit의 RGB 데이터는 제 1 및 제 2 D 플립플롭(245,255)의 데이터 입력단자(D)로 입력된다.
상술한 바와 같이 제 1 및 제 2 D 플립플롭(245,255)에는 데이터와 수평클럭신호(CLK) 및 반전된 수평클럭신호(
Figure 111999009113712-pat00010
)가 입력되고, 멀티플렉서(260)의 S0과 S1 단자에는 수평클럭신호(CLK)와 반전된 수평클럭신호(
Figure 111999009113712-pat00011
)가 입력될 경우, 먼저, 제 2 D 플립플롭(255)은 반전된 수평클럭신호(
Figure 111999009113712-pat00012
)의 라이징 시점에 맞추어 도 5c에 도시된 데이터의 "1" 레벨의 신호를 레치한 후에 멀티플렉서(260)로 전달한다.
여기서, 반전된 수평클럭신호(
Figure 111999009113712-pat00013
)가 "1"레벨의 신호로 라인징되면 수평클럭신호(CLK)는 "O"레벨을 갖는 신호로 폴링되기 때문에 멀티플렉서(260)의 S0에는 "0" 레벨의 수평클럭신호(CLK)가 입력되고 S1에는 "1"레벨의 수평클럭신호(
Figure 111999009113712-pat00014
)신호가 입력됨으로써, 멀티플렉서(260)는 4개의 입력단자들 중 D2의 입력단자가 선택한다. 따라서, 제 2 D 플립플롭(255)에서 입력된 "1"레벨의 신호가 멀티플렉서(260)의 출력단자를 통해서 출력되어 시프트 레지스터(270)에 저장된다.
그리고, 반전된 수평클럭신호(
Figure 111999009113712-pat00015
)가 "1"레벨로 라이징된 후 "0"레벨로 폴링되면 수평클럭신호(CLK)는 "1"레벨로 라이징되기 때문에 제 2 D 플립플롭(255)에서는 데이터를 레지하지 못하고 제 1 D 플립플롭(245)에서만 수평클럭신호(CLK)의 라이징 시점에 맞추어 도 5c에 도시된 데이터의 "0"레벨 신호를 레치한 후에 멀티플렉서(260)로 전달하게 된다.
이때는, 멀티플렉서(260)의 S0에 "1"레벨의 수평클럭신호(CLK)가 입력되고 S1에 "0"레벨의 수평클럭신호(
Figure 111999009113712-pat00016
)가 입력되기 때문에 멀티플렉서(260)는 4개의 입력단자들 중 제 1 D 플립플롭(245)의 출력단자와 연결된 D1의 데이터 입력단자를 선택함으로써, 제 1 D 플립플롭(255)에서 입력된 "0"레벨의 데이터신호를 멀티플렉서(260)의 출력단자를 통해 출력시켜 시프트 레지스트(270)에 저장한다.
상술한 과정을 계속적으로 반복하면 멀티플렉서(260)에서는 도 5d에 도시된 것과 같은 데이터 신호가 출력되어 시프트 레지스트(270)에 차례대로 저장된다.
이 후 앞에서 설명한 바와 같이 모든 소스 드라이브 IC들(201)에 데이터가 채워지면, 데이터가 디지털/아날로그 컨버터(280)로 입력되고, 디지털/아날로그 컨버터(280)는 데이터를 엔코딩하여 데이터 라인(164)별로 출력할 계조전압을 선택하며, 계조 발생부(130)에서 인가된 계조전압들 중 특정 전압이 엔코딩된 결과에 의하여 선택된 계조전압들은 버퍼(290)를 거쳐 LCD 패널(160)의 각 데이터 라인들(164)로 인가된다.
한편, 제 2 실시예에 의한 로직회로부(310)는 컨트롤러(110)에서 전달된 수평클럭신호를 2분주시킨 수평클럭신호(CLK)와 수평클럭신호(CLK)의 위상을 180。지연시킨 수평클럭신호(DCLK)를 발생시킴으로써, 데이터와 동일한 주파수를 갖는 수평클럭신호(CLK,DCLK)로 데이터를 정확히 레지하여 출력시킨다.
이러한, 로직회로부(310)는 도 6에 도시된 바와 같이 크게 컨트롤러(110)에서 전달된 분주용 수평클럭신호(CLK0)를 2분주시키는 클럭분주부(311), 2분주된 수평클럭신호(CLK)의 위상을 180。지연시키는 클럭신호 지연부(320), 수평클럭신호(CLK)와 위상이 180。지연된 수평클럭신호(DCLK)를 입력하여 데이터를 레치하는 데이터 레치부(340) 및 데이터 레치부(340)에서 출력된 데이터를 선택하여 시프트 레지스트(270)로 출력하는 출력 선택부(360)로 구성된다.
여기서, 클럭분주부(311)는 한 개의 D 플립플롭(315)과, D 플립플롭(315)에서 출력된 데이터의 레벨을 반전시켜 D 플립플롭(315)의 입력단자로 입력시키는 한 개의 인버터(312)로 구성되고, 클럭신호 지연부(320)는 D 플립플롭(315)의 출력단자와 전기적으로 연결되며 수평클럭신호(CLK)의 위상을 180。지연시키기 위한 2×n개의 인버터(322)들로 구성된다.
또한, 데이터 레치부(340)는 D 플립플롭(315)의 출력단자와 전기적으로 연결되어 출력된 수평클럭신호(CLK)를 입력받아 데이터를 레치하는 제 1 D 플립플롭(345)과, 클럭신호 지연부(320)와 전기적으로 연결되어 수평클럭신호(CLK)보다 위상이 180。 지연된 수평클럭신호(DCLK)를 입력받아 데이터를 레치하는 제 2 D 플립플롭(355)으로 구성된다.
출력 선택부(360)는 클럭신호 지연부(320)와 전기적으로 연결되며 수평클럭신호(CLK)보다 위상이 180。지연된 수평클럭신호(DCLK)를 입력받는 클럭신호 입력단자(H), 제 1 D 플립플롭(345)의 데이터 출력단자(Q)와 전기적으로 연결되는 제 1 데이터 입력단자(D1) 및 제 2 D 플립플롭(355)의 데이터 출력단자와 전기적으로 연결되는 제 2데이터 입력단자(D2)를 구비하고 있어 클럭신호 입력단자(H)에 입력된 수평클럭신호(DCLK)의 레벨에 따라 제 1 및 제 2 입력단자(D1,D2)를 선택하여 입력된 데이터값을 그대로 출력시킨다.
본 발명의 제 2 실시예에 의한 로직회로의 동작과정을 도 7에 도시된 타이밍 차트를 참조하여 설명하면 다음과 같다.
먼저, 65㎒의 마스트 클럭이 컨트롤러(110)에서 2분주되어 도 7a에 도시된 바와 같이 32.5㎒의 주파수를 갖는 분주용 수평클럭신호(CLK0)가 D 플립플롭(315)에 입력되면, D 플립플롭(315)은 분주용 수평클럭신호(CLK0)의 라이징 시점에서만 데이터를 레치하여 출력시킨다.
예를 들어, D 플립플롭(315)이 초기상태일 때 "0"레벨의 신호가 입력되면, D 플립플롭(315)의 데이터 출력단자를 통해 도 7b에 도시된 바와 같이 "0"레벨의 수평클럭신호(CLK)가 그대로 출력된다.
여기서, 7a와 도 7b에 도시된 바와 같이 분주용 수평클럭신호(CLK0)가 두 번 라이징될 때 D 플립플롭(315)에서는 하나의 데이터를 레치하여 출력시키기 때문에 D 플립플롭(315)에서 출력된 수평클럭신호(CLK)의 주파수는 분주용 수평클럭신호(CLK0) 주파수의 1/2인 16.25㎒가 된다.
이와 같은 과정을 통해 D 플립플롭(315)으로부터 출력된 수평클럭신호(CLK)는 인버터(312), 제 1 D 플립플롭(345) 및 클럭신호 지연부(320)에 각각 인가되는데, 인버터(312)에 입력된 수평클럭신호(CLK)는 레벨이 반전, 예를 들어 "0"레벨의 신호가 "1"레벨의 신호로 반전된 후 다시 D 플립플롭(315)의 입력단자(D)로 입력되어 도 7b와 같은 수평클럭신호(CLK) 파형을 생성하는데 소스로 이용된다.
즉, D 플립플롭(315)에서 출력된 수평클럭신호(CLK)의 레벨을 인버터(312)에서 계속적으로 반전시켜 D 플립플롭(315)에 입력시키면 도 7b와 같이 16.25㎒로 분주된 수평클럭신호(CLK)의 파형을 얻을 수 있다.
상술한 과정을 통해 계속적으로 발생되는 수평클럭신호(CLK)가 제 1 D 플립플롭(345)에 인가되면, 제 1 D 플립플롭(345)에 입력된 6bit의 RGB 데이터를 레치 하여 출력 선택부(360) 쪽으로 출력하기 위한 동작을 수행하게 되는데, 도 7b에 도시된 바와 같이 초기에 수평클럭신호(CLK)가 "0"레벨로 입력되면 데이터를 레치하지 못한다.
따라서, 클럭신호 지연부(320)에 의해서 도 7b에 도시된 수평클럭신호(CLK)의 위상이 180。 지연되어 제 1 D 플립플롭(345)에 입력되는 수평클럭신호(CLK)와 반대되는 레벨의 수평클럭신호(DCLK)가 입력되는 제 2 D 플립플롭(355)에서 데이터를 레치하여 출력한다.
여기서, 수평클럭신호(CLK)가 클럭신호 지연부(320)의 인버터(322)를 통과할 때 마소 소정시간만큼 지연되어 2×n개의 인버터(322)를 모두 통과하게 되면 위상이 180。지연되기 때문에 수평클럭신호(CLK)의 레벨을 반전시킨 것과 같은 수평클럭신호(DCLK)가 만들어지는 것이다.
이와 같이 만들어진 수평클럭신호(DCLK)는 제 2 D 플립플롭(355)뿐만 아니라 출력 선택부(360)에도 입력된다.
한편, 데이터를 레치하는데 사용된 하이레벨의 신호, 즉 "1"레벨의 수평클럭신호(DCLK)가 출력 선택부(360)에 입력되면, 출력 선택부(360)는 2개의 입력단자 중 제 2 D 플립플롭(355)의 데이터 출력단자(Q)와 전기적으로 연결된 제 2 데이터 입력단자(D2)를 선택하여 데이터를 출력시켜 시프트 레지스트(270)에 전달한다.
그리고, 제 2 D 플립플롭(355)에 입력되는 수평클럭신호(DCLK)가 "1"레벨로 라이징된 후 "0"레벨로 폴링되면, 제 1 D 플립플롭(345)에 입력되는 수평클럭신호(CLK)는 "1"레벨로 라이징되기 때문에 제 2 D 플립플롭(355)에서는 데 이터를 레지하지 못하고 제 1 D 플립플롭(345)에서만 수평클럭신호(CLK)의 라이징 시점에 맞추어 도 7d에 도시된 데이터 중 "0"레벨 신호를 레치한 후에 출력 선택부(360) 쪽으로 출력시킨다.
이때, 출력 선택부에는 로우레벨의 수평클럭신호(DCLK), 즉 "0"레벨을 갖는 신호가 입력되기 때문에 출력 선택부는 2개의 입력단자 중 제 1 D 플립플롭(345)의 데이터 출력단자(Q)와 전기적으로 연결된 제 1 데이터 입력단자(D1)를 선택하여 데이터를 출력시켜 시프트 레지스트(270)로 전달한다.
상술한 과정을 빠른 속도로 계속 반복하면, 데이터 선택부에서는 도 7e에 도시된 것과 같은 신호가 출력되어 시프트 레지스트(270)에 차례대로 저장된다.
이 후 앞에서 설명한 바와 같이 모든 소스 드라이브 IC들(201)에 데이터가 채워지면, 데이터가 디지털/아날로그 컨버터(280)로 입력되고, 디지털/아날로그 컨버터(280)는 데이터를 엔코딩하여 데이터 라인(164)별로 출력할 계조전압을 선택하며, 계조 발생부(130)에서 인가된 계조전압들 중 특정 전압이 엔코딩된 결과에 의하여 선택된 계조전압들은 버퍼(290)를 거쳐 LCD 패널(160)의 각 데이터 라인들(164)로 인가된다.
마지막으로, 제 3 실시예에 의한 로직회로부(410)는 컨트롤러(110)에서 전달된 분주용 수평클럭신호(CLK0)를 2분주시켜 수평클럭신호(CLK)와 레벨이 반전된 수평클럭신호(
Figure 111999009113712-pat00017
)를 발생시킴으로써, 데이터와 동일한 주파수의 수평클럭신호(CLK,
Figure 111999009113712-pat00018
)로 데이터를 정확히 레지하여 출력시킨다.
이러한 로직회로부(410)는 도 8에 도시된 바와 같이 크게 컨트롤러(110)에서 전달된 32.5㎒의 분주용 수평클럭신호(CLK0)를 2분주시키는 클럭분주부(411), 2분주된 수평클럭신호(CLK)에 따라 데이터를 레치하여 소정장소로 출력시키는 데이터 레치부(420) 및 데이터 레치부(420)에서 출력된 데이터를 선택하여 시프트 레지스트(270)로 출력하는 출력 선택부(460)로 구성된다.
여기서, 클럭분주부(411)는 한 개의 D 플립플롭(415)과, D 플립플롭(415)에서 출력된 데이터의 레벨을 반전시켜 D 플립플롭(415)의 입력단자로 입력시키는 한 개의 인버터(412)로 구성된다.
또한, 데이터 레치부(440)는 클럭분주부(411)에서 입력된 수평클럭신호(CLK)를 그대로 출력시키면서 수평클럭신호(CLK)를 소정신호만큼 지연시키는 버퍼(442), 버퍼(442)와 전기적으로 연결되어 버퍼(442)에서 출력된 수평클럭신호(CLK)를 입력하는 클럭 입력단자와 데이터 입력단자(D) 및 데이터 출력단자(Q)가 구비된 제 1 D 플립플롭(445), 클럭분주부(411)에서 전달된 수평클럭신호(CLK)의 레벨을 반전시키는 인버터(452), 인버터(452)와 전기적으로 연결되어 인버터(452)에서 반전된 수평클럭신호(
Figure 111999009113712-pat00019
)가 입력되는 클럭 입력단자와 데이터 입력단자(D) 및 데이터 출력단자(Q)가 구비된 제 2 D 플립플롭(455)으로 구성된다.
출력 선택부는 3개의 버퍼(462,464,465)와 한 개의 인버터(468)로 구성되는데, 제 1 버퍼(462)는 제 1 D 플립플롭(445)의 데이터 출력단자(Q)와 전기적으로 연결되어 제 3 버퍼(468)의 출력이 하이레벨일 경우에만 제 1 D 플립플롭(445)에서 인가된 데이터를 출력시키며, 제 2 버퍼(464)는 제 2 D 플립플롭(455)의 출력단자와 전기적으로 연결되어 인버터(468)의 출력이 하이레벨일 경우에만 제 2 D 플립플 롭(455)에서 인가된 데이터를 출력시킨다.
또한, 제 3 버퍼(466)의 입력단은 인버터(452)의 출력단과 연결되고 출력단은 제 2 버퍼(464)와 연결되어 제 2 버퍼(464)를 구동시키며, 인버터(468)의 입력단은 인버터(452)의 출력단에 연결되고 출력단은 제 1 버퍼(462)와 전기적으로 연결되어 제 1버퍼(462)를 구동시킨다.
본 발명의 제 3 실시예에 의한 로직회로의 동작과정을 도 9에 도시된 타이밍 차트를 참조하여 설명하면 다음과 같다.
먼저, 65㎒의 마스트 클럭이 컨트롤러(110)에서 2분주되어 도 9a에 도시된 바와 같이 32.5㎒의 주파수를 갖는 분주용 수평클럭신호(CLK0)가 D 플립플롭(415)에 입력되면, D 플립플롭(415)은 분주용 수평클럭신호(CLK0)의 라이징 시점에서만 데이터를 레치하여 출력시킨다.
예를 들어, D 플립플롭(415)이 초기상태일 때 "0"레벨의 신호가 입력되면, D 플립플롭(415)의 데이터 출력단자를 통해 도 9b에 도시된 바와 같이 "0"레벨의 수평클럭신호(CLK)가 그대로 출력되는데, 9a와 도 9b에 도시된 바와 같이 파형을 갖는 분주용 수평클럭신호(CLK0)가 두 번 라이징될 때 하나의 데이터를 레치하여 출력시키기 때문에 D 플립플롭(415)에서 출력된 수평클럭신호(CLK)의 주파수는 분주용 수평클럭신호(CLK0) 주파수의 1/2인 16.25㎒가 된다.
이와 같은 과정을 통해 2분주된 수평클럭신호(CLK)가 D 플립플롭(415)에서 출력되어 인버터(412)와 데이터 레치부(440)의 버퍼(442) 및 인버터(452)에 각각 인가한다.
여기서, 인버터(412)에 입력된 수평클럭신호(CLK)의 레벨이 예를 들어 "0"레벨이면 인버터(412)는 "1"레벨의 신호로 반전시킨 후 다시 D 플립플롭(415)의 입력단자(D)로 입력되어 도 9b와 같은 수평클럭신호(CLK) 파형을 생성하는데 소스로 이용된다.
즉, D 플립플롭(415)에서 출력된 수평클럭신호(CLK)의 레벨을 인버터(412)에서 계속적으로 반전시켜 D 플립플롭(415)에 입력시키면 도 9b와 같이 16.25㎒로 분주된 수평클럭신호(CLK)의 파형을 얻을 수 있다.
또한, 도 9b에 도시된 수평클럭신호(CLK)가 버퍼(442)로 입력된 버퍼(442)는 클럭분주부(411)에서 전달된 수평클럭신호(CLK)가 인버터(452)를 통과할 때 지연되는 시간만큼 수평클럭신호(CLK)를 지연시킴으로써, 제 1 D 플립플롭(445)에 입력되는 수평클럭신호(CLK)와 제 2 D 플립플롭(455)으로 입력되는 수평클럭신호(
Figure 111999009113712-pat00020
)의 동기를 일치시킨다.
그리고, 인버터(452)는 입력된 수평클럭신호(CLK)의 레벨을 반전시킨 후 도 9c에 도시된 바와 같은 반전된 수평클럭신호(
Figure 111999009113712-pat00021
)를 출력하여 제 2 D 플립플롭(455)의 클럭 입력단자(H)와 출력 선택부(460)의 인버터(468) 및 제 3 버퍼(466)의 입력단으로 전달한다.
한편, 클럭분주부(411)에서 전달된 수평클럭신호(CLK)가 데이터 레치부(440)의 버퍼(442)와 인버터(452)에 각각 인가될 때 도 9d에 도시된 6bit의 RGB 데이터는 제 1 및 제 2 D 플립플롭(445,455)의 데이터 입력단자(D)로 입력된다.
이와 같이 과정을 통해 제 1 및 제 2 D 플립플롭(445,455)에 데이터와 수평 클럭신호(CLK) 및 반전된 수평클럭신호(
Figure 111999009113712-pat00022
)가 입력될 경우, 도 9c에 도시된 바와 같이 반전된 수평클럭신호(
Figure 111999009113712-pat00023
)가 수평클럭신호(CLK)보다 먼저 라이징되기 때문에 제 2 D 플립플롭(455)이 먼저 동작하는데, 제 2 D 플립플롭(455)은 반전된 수평클럭신호(
Figure 111999009113712-pat00024
)의 라이징 시점에 맞추어 도 9d에 도시된 데이터의 "1"값을 레치한 후에 제 2 버퍼(464)의 입력단으로 전달한다.
이때, 도 9c에 도시된 반전된 수평클럭신호(
Figure 111999009113712-pat00025
)들 중 데이터를 레지하는데 사용된 "1"레벨의 신호가 출력 선택부(460)의 인버터(468)에 입력되면, 레벨이 반전도어 "0"레벨의 신호가 제 1 버퍼(462)로 출력되기 때문에 제 1 버퍼(462)는 제 1 D 플립플롭(445)에서 인가된 데이터를 출력하지 못한다.
그러나, 반전된 수평클럭신호(
Figure 111999009113712-pat00026
) 중 제 2 D 플립플롭(455)에서 데이터를 레치하는데 사용된 "1"레벨의 신호가 출력 선택부(460)의 제 3 버퍼(466)에 인가되면, 동일한 신호 "1"이 출력되어 제 2 버퍼(464)로 인가되기 때문에 제 2 버퍼(464)는 제 2 D 플립플롭(455)에서 인가된 데이터를 출력시켜 시프트 레지스트(270)로 전달한다.
한편, 반전된 수평클럭신호(
Figure 111999009113712-pat00027
)가 라이징된 후 폴링되면 수평클럭신호(CLK)는 라이징되기 때문에 제 2 D 플립플롭(455)에서는 데이터를 레치하지 못하고 제 1 D 플립플롭(445)에서 수평클럭신호(CLK)의 라이징 시점에 맞추어 도 9d에 도시된 데이터의 "0"값을 레치한 후에 제 1 버퍼(462)로 전달하게 된다.
이때, 반전된 수평클럭신호(
Figure 111999009113712-pat00028
) 중 "0"레벨의 신호가 출력 선택부(460)의 인버터(468)에 입력되면 레벨이 반전되어 "1" 레벨의 신호가 출력되기 때문에 제 1 버퍼(462)는 제 1 D 플립플롭(445)에서 인가된 데이터를 출력시켜 시프트 레지스트(270)에 저장시킨다.
그러나, "0"레벨을 갖는 수평클럭신호(
Figure 111999009113712-pat00029
)가 출력 선택부(460)의 제 3 버퍼(466)에 인가되면 동일한 신호 "0"이 출력되어 제 2 버퍼(464)로 인가되기 때문에 제 2 버퍼(464)에서는 제 2 D 플립플롭(455)에서 인가된 데이터는 출력하지 못한다.
상술한 과정을 빠른 속도로 계속 반복하면, 출력 선택부에서는 도 9e에 도시된 것과 같은 신호가 출력되어 시프트 레지스트에 차례대로 저장된다.
이 후 앞에서 설명한 바와 같이 모든 소스 드라이브 IC들(201)에 데이터가 채워지면, 데이터가 디지털/아날로그 컨버터(280)로 입력되고, 디지털/아날로그 컨버터(280)는 데이터를 엔코딩하여 데이터 라인(164)별로 출력할 계조전압을 선택하며, 계조 발생부(130)에서 인가된 계조전압들 중 특정 전압이 엔코딩된 결과에 의하여 선택된 계조전압들은 버퍼(290)를 거쳐 LCD 패널(160)의 각 데이터 라인들(164)로 인가된다.
제 1, 제 2 및 제 3 실시예에서 설명한 로직회로부를 각 소스 드라이브 IC의 입력단에 형성하면 RGB 데이터를 레치하는 수평클럭신호의 주파수가 종래에 비해 1/2로 줄어들어 RGB 데이터와 동일한 16.25㎒를 갖기 때문에 종래에 비해 전자파 특성 및 타이밍 튜닝면에서 우수한 구동회로를 만들 수 있다.
즉, 16.25㎒의 수평클럭신호와 이 신호를 인버터 또는 지연부를 사용하여 위상을 180。 지연시킨 수평클럭신호를 사용하여 데이터를 레치할 경우 마치 16.25㎒의 수평클럭신호에서 라이징 시점과 폴링 시점에 모두 데이터를 레치하는 것과 동일한 효과를 나타낸다.
또한, 16.25㎒의 수평클럭신호와, 이 수평클럭신호와의 위상이 180。 차이나는 다른 수평클럭신호를 사용할 경우 데이터의 셋-업 시간과 홀드 시간을 충분히 확보되어 데이터의 출력파형이 안정화되므로 노이즈의 발생이 적다.
예를 들어 XGA급(1024×768)의 액정표시장치에서 한 데이터의 유지시간이 30㎱라고 하고, 수평클럭신호와, 위상이 180。 지연된 수평클럭시간의 라이징 시점을 데이터의 중앙과 일치시킬 경우 데이터의 셋-업시간과 홀드 시간이 약 15㎱가 되기 때문에 충분한 셋-업 시간 및 홀드 시간을 확보할 수 있어 출력되는 파형을 안정화시킬 수 있다.
이상에서 설명한 바와 같이 본 발명은 RGB 데이터와 동일한 주파수를 갖는 수평클럭신호와, 이 수평클럭신호와의 위상이 180。 차이나는 다른 수평클럭신호를 발생시키는 로직회로부를 소스 드라이브 IC의 입력단에 형성함으로써, 수평클럭신호와 위상이 180。 지연된 수평클럭신호가 RGB 데이터를 정확히 레치하도록 하여 수평클럭신호의 높은 주파수로 인해 발생되는 전자파의 피해를 초소화할 수 있는 효과가 있다.
또한, RGB 데이터와 동일한 주파수를 갖는 수평클럭신호와, 위상이 180。지 연된 수평클럭신호를 이용하여 데이터를 레치할 경우 데이터의 셋-업시간과 홀드 시간을 충분히 확보되어 노이즈의 발생을 억제시킬 수 있는 효과가 있다.

Claims (15)

  1. 소스 신호를 출력하는 소스 드라이브 IC들를 포함하는 액정표시장치의 구동시스템에 있어서, 각각의 상기 소스 드라이브 IC들은 데이터와 동일한 주파수를 갖는 수평클럭신호와 상기 수평클럭신호와 위상이 180도 지연된 수평클럭신호를 생성하여 상기 데이터를 레치하는 로직회로부와, 상기 로직회로부에서 출력시킨 데이터를 저장하는 시프트 레지스트와, 상기 시프트 레지스트에서 저장된 데이터를 엔코딩하여 계조전압을 선택하는 디지털/아날로그 컨버터 및 상기 디지털/아날로그 컨버터로부터 입력된 계조전압의 출력하는 버퍼를 포함하며,
    상기 로직회로부는
    상기 데이터가 입력되는 데이터 입력단자와, 상기 수평클럭신호가 입력되는 클럭 입력단자 및 상기 수평클럭신호에 의해서 레치된 데이터를 출력하는 출력단자가 구비된 제1 D 플립플롭(delay flip-flop);
    상기 수평클럭신호의 위상을 180도 지연시키는 클럭신호 지연부;
    상기 지연된 수평클럭신호를 입력하는 클럭 입력단자와, 데이터가 입력되는 데이터 입력단자 및 상기 지연된 수평클럭신호에 의해서 레치된 데이터를 출력하는 출력단자가 구비된 제2 D 플립플롭; 및
    상기 제1 및 제2 D 플립플롭의 출력단자들과 전기적으로 연결되어 상기 제1 D 플립플롭과 상기 제2 D 플립플롭에서 출력된 데이터 중 어느 하나의 데이터를 선택하여 시프트 레지스트에 출력하는 출력 선택부를 포함하는 액정표시장치의 구동 시스템.
  2. 삭제
  3. 제 1 항에 있어서, 상기 로직회로부는 상기 제1 D 플립플롭의 클럭 입력단자에 연결되어 상기 수평클럭신호가 상기 클럭신호 지연부를 통과하여 상기 제2 D 플립플롭으로 입력되는 시간만큼 상기 제1 D 플립플롭으로 입력되는 상기 수평클럭신호를 지연시키는 버퍼를 더 포함하는 액정표시장치의 구동 시스템.
  4. 제 3 항에 있어서, 상기 출력 선택부는
    상기 지연된 수평클럭신호가 입력되는 제1 클럭신호 입력단자;
    상기 제1 D 플립플롭의 출력단자와 전기적으로 연결된 제1 데이터 입력단자;
    상기 제2 D 플립플롭의 출력단자와 전기적으로 연결된 제2 데이터 입력단자; 및
    상기 제1 클럭신호에 따라 선택적으로 데이터가 출력되는 출력단자를 포함하는 액정표시장치의 구동 시스템.
  5. 제 4 항에 있어서, 상기 제1 클럭신호 입력단자에 하이레벨의 신호가 입력될 때 상기 출력단자는 상기 제2 데이터 입력단자와 전기적으로 연결되고,
    상기 제1 클럭신호 입력단자에 로우레벨의 신호가 입력될 때 상기 출력단자는 상기 제1 데이터 입력단자와 전기적으로 연결되는 것을 특징으로 하는 액정표시장치의 구동 시스템.
  6. 제 4 항에 있어서, 상기 출력 선택부는 상기 수평클럭신호가 입력되는 제2 클럭신호 입력단자를 더 포함하는 액정표시장치의 구동 시스템.
  7. 삭제
  8. 제 1 항에 있어서, 상기 클럭신호 지연부는 2×n개의 인버터들로 구성된 것을 특징으로 하는 액정표시장치의 구동 시스템.
  9. 삭제
  10. 삭제
  11. 제 1 항에 있어서, 상기 로직회로부는
    외부로부터 전달된 분주용 수평클럭신호를 2분주시켜 상기 데이터와 동일한 수평클럭신호를 발생시키는 클럭분주부;
    상기 수평클럭신호 및 상기 수평클럭신호의 위상에 대해 반전된 수평클럭신호를 입력하여 데이터를 레치하는 데이터 레치부; 및
    상기 데이터 레치부에서 출력된 데이터를 선택하여 상기 시프트 레지스트로 출력하는 출력 선택부를 포함하는 액정표시장치의 구동 시스템.
  12. 제 11 항에 있어서, 상기 클럭분주부는
    소정의 신호가 입력되는 입력단자와 상기 분주용 수평클럭신호가 입력되는 클럭 입력단자 및 상기 분주용 수평클럭신호를 이분주시킨 상기 수평클럭신호를 출력시키는 출력단자로 구성된 D 플립플롭; 및
    상기 D 플립플롭에서 출력된 상기 수평클럭신호의 위상을 반전시켜 상기 D 플립플롭의 입력단자로 출력하는 인버터를 포함하는 액정표시장치의 구동 시스템.
  13. 제 11 항에 있어서, 상기 데이터 레치부는
    상기 데이터가 입력되는 데이터 입력단자와, 상기 D 플립플롭의 출력단자와 전기적으로 연결되어 상기 수평클럭신호가 입력되는 클럭 입력단자 및 상기 수평클럭신호에 의해서 레치된 데이터를 출력하는 출력단자가 구비된 제1 D 플립플롭;
    상기 데이터와 동일한 주파수의 상기 수평클럭신호의 위상을 반전시키는 인버터; 및
    상기 인버터와 전기적으로 연결되어 상기 인버터에서 반전된 수평클럭신호를 입력하는 클럭 입력단자와, 데이터가 입력되는 데이터 입력단자 및 상기 반전된 수평클럭신호에 의해서 레치된 데이터를 출력하는 출력단자가 구비된 제2 D 플립플롭을 포함하는 액정표시장치의 구동 시스템.
  14. 제 13 항에 있어서, 상기 제1 D 플립플롭의 클럭 입력단자에는 상기 수평클럭신호가 상기 인버터를 통과하여 상기 제2 D 플립플롭으로 입력되는 시간만큼 상기 제1 D 플립플롭으로 입력되는 상기 수평클럭신호를 지연시키는 버퍼가 더 형성되는 것을 특징으로 하는 액정표시장치의 구동 시스템.
  15. 제 11 항에 있어서, 상기 출력 선택부는
    상기 제1 D 플립플롭의 출력단자와 전기적으로 연결되어 하이레벨의 신호가 입력될 경우에만 제1 D 플립플롭에서 입력된 데이터를 상기 시프트 레지스트에 출력시키는 제1 버퍼;
    상기 제2 D 플립플롭의 출력단자와 전기적으로 연결되어 하이레벨의 신호가 입력될 경우에만 제2 D 플립플롭에서 입력된 데이터를 상기 시프트 레지스트에 출력시키는 제2 버퍼;
    입력단은 상기 데이터 레치부의 상기 인버터의 출력측과 전기적으로 연결되고 출력단은 제2 버퍼와 전기적으로 연결되어 상기 제2 버퍼를 구동시키는 제3 버퍼; 및
    입력단은 상기 데이터 레치부의 상기 인버터의 출력측과 전기적으로 연결되고 출력단은 제1 버퍼와 전기적으로 연결되어 상기 제1 버퍼를 구동시키는 인버터를 포함하는 액정표시장치의 구동 시스템.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100815897B1 (ko) * 2001-10-13 2008-03-21 엘지.필립스 엘시디 주식회사 액정표시장치의 데이터 구동 장치 및 방법
US20030164811A1 (en) 2002-02-21 2003-09-04 Jong-Seon Kim Flat panel display including transceiver circuit for digital interface
KR100925464B1 (ko) * 2003-02-27 2009-11-06 삼성전자주식회사 표시 장치의 구동 장치
KR100973820B1 (ko) * 2003-12-04 2010-08-03 삼성전자주식회사 액정 표시 장치의 블록 편차 분석 방법
KR100857676B1 (ko) * 2007-02-02 2008-09-08 삼성에스디아이 주식회사 디지털-아날로그 변환기 및 이를 이용한 데이터 구동부와평판 표시장치
KR101288802B1 (ko) * 2012-01-19 2013-07-23 한국과학기술원 전자파 간섭 제거 회로, 이를 포함하는 반도체 장치 및 전자파 간섭 제거 방법
KR102055383B1 (ko) 2013-08-22 2019-12-13 삼성디스플레이 주식회사 화소 회로 및 이를 이용한 표시장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980015234A (ko) * 1996-08-20 1998-05-25 김광호 액정 표시 장치의 듀얼 클럭 소스 구동회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980015234A (ko) * 1996-08-20 1998-05-25 김광호 액정 표시 장치의 듀얼 클럭 소스 구동회로

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