KR920009436B1 - 직렬 버스로써 동작하는 슬레이브형 인터페이스 회로 - Google Patents

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바르부 스테팡
발케스 티옌 레오나르두스
커스 알로이시우스 마리아 반 데 켈코프 프란시스
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엔. 브이. 필립스 글로아이람펜파브리켄
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Abstract

내용 없음.

Description

직렬 버스로써 동작하는 슬레이브형 인터페이스 회로
제1도는 본 발명에 따른 회로의 전체도.
제2도는 제1도의 메모리와, 제어 스위치와의 기능적 접속을 도시한 도면.
제3도는 제1도의 버스 논리, 레지스터 및 어드레서 식별 회로의 한 실시예에 대한 도면.
제4a도 및 제4b도는 각각 버스에 의해 전달된 사이클을 도시한 도면 및 제3도의 주요 신호에 대한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
I1 내지 I9 : 제어 스위치 10, 11, 12 : 배타적 NOR 게이트
28, 60 : 인버터
33, 44, 63, 65, 66, 67, 68, 69, 71, 90 : 반전 AND 게이트
16, 70, 101 내지 109 : AND 게이트
[본 발명의 배경 및 종래 기술]
본 발명은 복수의 유저 회로나 채널을 제어하기 위한 슬레이브형 인터페이스 회로에 관한 것이다. 이 회로는 직렬 버스에 의해 제공된 데이타 및 클럭 신호를 수신하기 위한 논리 입력, 논리 입력에서 버스로부터 수신된 신호를 수신하기 위한 레지스터 및 레지스터에 의해 수신된 데이타를 기억하기 위한 메모리를 구비하고 있다.
이러한 유형의 회로는 1984년 4월 11일 공고된 N.V.PHILIPS사의 유럽 특허 제51332호에 기재되어 있는데, 그것은 마스터(master) 또는 슬레이브(slave)로서 명확히 어드레스할 수 있는 스테이션(station)의 형태로 되어 있고 2선 직렬형의 버스 시스템에서 사용되고 있다.
어떤 사용예, 예컨대 텔레비젼 장치에서는, 일반적으로 수신기와 텔레비젼 장비 접속기 사이에 하나 또는 그 이상의 인터페이스 회로가 사용된다. 이러한 응용 분야의 종래의 회로는 버스로부터 제어될 수 없다.
[본 발명 목적의 비제한성]
본 발명은 직렬 버스로부터 제어될 수 있고, 메모리내의 기록이 어드레스 인식후에 일어나도록 한 구성에서 슬레이브형 인터페이스로서만 작용하도록 설계된 인터페이스 회로를 제공하는 것이다.
[발명의 요약]
본 발명의 목적은 데이타 신호 라인과 클럭 신호 라인을 가진 직렬 버스에 부착하기 위한 슬레이브형 인터페이스 회로에 의해 실현되는데, 상기 회로는 의문의 회로(circuit in question)를 식별하기 위한 프리 세트 어드레스 비트를 수신하는 복수의 어드레싱 입력과, 상기 데이타 신호 라인에 접속될 수 있는 데이타 입력과, 상기 클럭 신호 라인에 접속될 수 있는 클럭 입력과, 상기 데이타 입력 및 클럭 입력에 접속되어 상기 클럭 신호 라인에 의한 동기하에서 데이타 시퀀스(data sequence)와 어드레스 시퀀스(address sequence)를 수신하기 위한 시프트 레지스터를 구비하며, 상기 시퀀스는 비트 사이클로 구성되고 각 비트 사이클은 최소한 한 시퀀스를 가지며, 한 메모리는 상기 시프트 레지스터의 병렬 출력에 의해 공급되며, 제1디코더는 유저 회로를 제어하도록 디코드된 2진 제어 신호를 발생하는 상기 메모리의 병렬 출력에 의해 공급되고, 상기 시프트 레지스터는 시퀀스 종료 수용 신호를 상기 클럭 신호에 의해 클럭된 제1제어 플립플롭의 데이타 입력으로 전달하기 위한 다운 스트림 단부 출력(downstream end output)을 가지며, 그것의 출력은 제2제어 또는 포인터 플립플롭을 동기시키고 그의 반전된 출력은 그것의 입력에 역결합되며, 제1플립플롭의 출력 및 포인터 플립플롭의 출력에서 논리 레벨 ＂1＂이 존재함으로서 소정의 초기 상태로의 복귀에 대응하는 시프트 레시스터의 초기 설정을 가능케 한다.
아울러, 상기 회로는 상기 프리 세트 어드레스 비트와 어드레서 시퀀스의 소정 어드레스 비트들을 비교하여 대응시 식별 논리 신호를 생성하기 위한 논리 비교기와, 기억된 식별 신호의 형태로 상기 식별 신호를 기억하기 위한 기억 회로와, 제1제어 플립폴롭의 출력과 포인터 플립플롭의 출력의 모두 논리 상태 ＂1＂이고 상기 기억된 식별 신호뿐만 아니라 상기 시퀀스 종료 수용 신호도 존재할 때 시프트 레지스터로부터의 데이타 메모리내의 로딩(loading)을 가능케 하는 AND 게이트를 포함하며, 그에 따라, 상기 어드레스 시퀀스를 따르는 데이타 시퀀스의 종료가 신호 전송된다.
[발명의 실시예]
한 실시예에 있어서, 시프트 레지스터는 제1제어 플립플롭의 출력이 ＂1＂ 상태이고 포인터의 출력이 ＂0＂ 상태일 때 레지스터의 제1플립폴롭을 ＂1＂ 상태로 세팅하고 다른 플립플롭을 제로로 리세트함으로써 어드레스 시퀀스와 데이타 시퀀스 사이에서 초기 설정된다.
그 회로는 인터페이스 회로 ＂오프＂ 신호라 불리우는 논리 신호가 있는 경우에 제1디코더의 출력에서 얻을 수 있는 논리 신호를 스위치될 채널로 전송하는 것을 금지하는 일련의 제2논리 게이트에 의해 작동되지 않을 수 있다.
이 ＂오프＂ 신호의 타당성(validation)은 한 입력에서는 ＂오프＂ 신호를, 다른 입력에서는 시프트 레지스터의 제1플립플롭에 의한 상기 로딩의 시간에 로드된 메모리의 제1플립플롭으로부터 출력을 수신하는 인가게이트로써 얻어질 수 있다.
이 회로는 회로가 작동될 때 메모리 및 시프트 레지스터의 초기 설정을 행하게 하는 펄스을 생성하는 펄스발생시에 의해서 초기 설정된다.
한 변형예에 있어서, 버스는 정보 신호와 클럭 신호간의 논리 관계에 의한 정보의 한 사이클에 대하여 시작 및 중단 정보를 전술한 유럽 특허에 따라서 공급한다.
회로는 인터페이스 회로가 제1상태에 있을 때 그 입력에서 클럭 신호를 수신하고 하나는 정보 신호에 의해 다른 하나는 그것의 역에 의해 동기되는 제3 및 제4제어 플립플롭을 결합한 것으로, 제3플립플롭의 출력이 소위 사이클의 시작에 대응하는 정보 신호와 클럭 사이의 제1형태의 일치에 의해 상태 ＂1＂로 변환되고, 제4플립플롭은 클럭과 사이클의 종료에 대응하는 정보 신호 사이의 제2형태의 일치에 의해 ＂1＂ 상태로 변화되며, 제3플립플롭은 클럭 신호의 역에 의해 재로로 리세트되고 제4플립플롭은 제3플립플롭의 출력에 의해 리세트되는데, 제4플립플롭의 출력은 논리 ＂1＂ 상태에 있을 때 제1플립플롭을 ＂1＂ 상태로 변화시키고 다른 플립플롭은 제로로 리세트시킴으로써 시프트 레지스터의 초기 설정을 행하도록 설계된다.
제4플립플롭은 어드레스 시퀀스후 아무런 식별도 기억되지 않았을 때 논리 ＂1＂ 상태로 변화되는 것이 좋다. 이를 위해서, 회로는 기억된 식별 신호가 논리 ＂0＂ 상태이고 제1플립플롭의 출력이 논리 ＂1＂ 상태일 때 제4플립플롭의 출력이 논리 ＂1＂ 상태로 바뀌도록 배열되며 그 결과 시프트 레지스터의 초기 설정이 행해진다.
마찬가지로, 제4플립플롭은 여러 가지 구성에서 특히 펄스 발생기에 의해 생성된 펄스가 존재하는 경우 또는 제1 및 제2플립플롭의 출력과 클럭 신호가 모두 논리 ＂1＂ 레벨(사이클의 종료 검출)일 경우, 출력이 논리 ＂1＂ 상태로 바뀐다.
시프트 레지스터는 제4플립플롭, 필요하다면 제3플립플롭의 출력이 ＂1＂ 상태일 때 초기 설정될 수도 있다. 이러한 초기 설정은 회로가 비작동 상태라는 것을 제4플립플롭이 검출하는 경우 또는 사이클 도중에 제3플립플롭이 사이클의 시작에 대응하는 일치의 시간에 맞지 않는 수신을 나타낼 경우에 일어난다.
어드레스 시퀀스를 따르는 데이타 시퀀스를 받아들일 목적으로, 회로는 클럭 신호에 의해 동기되고 수용신호와 기억된 식별 신호의 논리적(logic product)을 입력에서 수신하는 그것의 출력에서 인가 신호를 버스쪽으로 생성하는 수용 플립플롭을 결합하는 것이 좋다. 이 수용 플립플롭은 또한 제1제어 플립플롭을 제로로 리세트하여 제4제어 플립플롭을 ＂1＂ 상태로 바꾼다.
한 실시예에 있어서, 식별 신호를 기억하기 위한 회로는 두 개의 반적 AND 게이트를 결합하고 있으며, 그들중 하나의 출력은 다른 반전 AND 게이트의 입력 중 하나에 역 결합되고 또 그 반대의 경우로도 되며, 두 반전 AND 게이트중 첫 번째 것의 다른 입력은 포인터의 출력이 논리 ＂0＂ 상태인 경우와 클럭 신호가 논리 ＂1＂ 상태인 경우만을 제외하고 반전 식별 신호를 수신하고, 두 반전 AND 게이트중 두 번째 것의 다른 입력은 매 사이클동안 식별 신호의 기억을 가능케 하도록 제3플립플롭의 반전 출력과 제4플립플롭의 반전출력과의 논리적을 수신한다.
이하 첨부 도면을 참조로 하여 본 발명에 관하여 보다 상세히 설명하기로 한다.
제1도를 보면, 인터페이스 회로는 각 비트가 ＂0＂ 또는 ＂1＂로 코드화된 어드레스 A0, A1, A2를 발생하기 위하여 소정 전위, 예컨대 회로의 전원 공급 전압 또는 접지에 배선함으로써 각각 접속될 수 있는 어드레싱 입력 S0, S1, S3를 포함한다. 상기 어드레스는 또한 다상태 논리 회로 및 디코더로부터 발생된다.
어드레스 시퀀스 식별 회로 AIC는 시프트 레지스터 REG를 떠나는 신호와 표시된 어드레스에 대응하는 신호 A0, A1, A2를 수신한다. 그것은 한편으로는 표시된 어드레스 A0, A1, A2가 버스에 의해 전송된 어드레스에 대응하는지의 여부를 식별하고 다른 한편으로는 사이클의 어드레스 시퀀스에 전송된 고정값을 가진 플래그(flag)를 인식하기 위하여 순차로 상기 모든 신호들간의 논리 비교를 행하며, 그 목적은 신호 전송에 있어서 가능한 에러를 검출하려는 것이다. 어드레스/시퀀스 식별 회로는 그 출력에서 버스 논리 BUSL에 의해 수신된 식별 논리 회로 DVA를 생성한다.
버스 논리 BUSL은 또한 각 사이클의 시작과 종료를 인식하기 위하여 논리정보신호 SDA와 클럭 신호 SCL을 수신한다. 그것은 또한 시퀀스를 형성하는 모든 비트들이 레지스터 REG에 의해 수신되었을 때 레지스터 REG에 의해 생성된 시퀀스 종료 수용 신호 ACN을 수신한다. 버스에 의해 전송된 정보 신호는 통상 데이타 시퀀스를 수반하는 어드레스 시퀀스로 이루어진다.
버스 논리 BUSL은 다음의 세가지 논리 신호에 의해 회로를 제어한다. 즉, a) 각 시퀀스의 시작부에서, 그리고 어드레스가 인식되지 않은 경우나 어드레스가 없는 경우에 생성되는 시프트 레지스터 REG로의 제로 리세트 신호 RST1, b) 버스에 의한 다음 시퀀스의 전송을 인식하는 버스 논리에 의한 시퀀스의 수용을 확인하는 버스(입력 L1)에 전송된 인가 신호 ACK, c) 스위칭 리코더 CDEC를 거쳐 일련의 스위치를 제어하는 메모리 M으로 로드되는 레지스터로부터의 데이타를 제어하는 신호 LDA.
인터페이스 회로가 전원에 접속될 때, 전원 전압 V는 버스 논리 BUSL, 레지스터 REG 및 메모리 M의 초기 설정을 위한 펄스 PON을 생성하는 펄스 발생기 PG에 인가될 수 있다. 명세서의 이하의 부분에서 모든 D형 플립플롭은 타이밍 입력 CK에 인가된 부진행 엣지(negative-going edge)에서 로드하는 형태로 선택된다. 정진행 엣지(positive-going edge)에서 로드하는 플립플롭도 사용될 수 있음은 명백하다.
제2도를 보면, 메모리 M은 8개의 D형 플립플롭 M0내지 M7을 포함하여, 스위치 디코더 CDEC는 메모리 비트 M1및 M2로부터의 정보를 처리하는 디코더 CDED1과 다른 메모리 비트 M3내지 M7에 대한 직접 제어부로 이루어진다. 여기서 스위칭 블록 COM은 9개의 제어 스위치 I1내지 I9으로 구성된다.
좀더 구체적으로 말하자면, 각 플립플롭 M0내지 M7은 그의 입력 D에서 각각 레지스터 REG의 출력 QR0내지 QR7을 수신하며, REG는 예를 들어 제3도에 도시한 바와 같이 논리 정보 SDA를 직렬로 수신하는 플립플롭 R0내지 R7을 구비한 시프트 레지스터에 의해 형성된다. 각 플립플롭 M0내지 M7은 데이타를 메모리로 로드하기 위하여 타이밍 입력 CK에서 반전 신호
Figure kpo00001
를 수신한다. LDA가 로딩을 인가하는 상태 ＂1＂로 바뀔 때,
Figure kpo00002
는 제로로 변화하여 플립플롭 M0내지 M7의 입력 CK가 작동 상태로 되게 하는 부진행엣지를 생성한다. 그 밖에, 플립플롭 M0내지 M7은 리세트 대 제로 입력 R에서 회로가 전원에 접속될 때 생성되는 펄스 PON을 수신한다.
9개의 제어 스위치 I1내지 I9은 9개의 AND 게이트(101) 내지 (109)로부터 출력을 수신하고, 그 게이트의 한 입력은 반전 AND 게이트(90)로부터 출력을 수신한다. AND 게이트(101) 내지 (104)의 다른 입력은 디코더 CDEC1으로부터의 출력을 수신하고, AND 게이트(105) 내지 (109)의 다른 입력은 각각 메모리 플립플롭 M3내지 M7으로부터 M3(Q)의 출력을 수신한다.
반전 AND 게이트(90)의 출력이 상태 ＂1＂일때(정상의 경우, 오프=0), 게이트(101) 내지 (109)는 M1내지 M7에 기억된 데이타에 의한 스위치 I1내지 I9의 제어를 가능케 하고 디코더 CDEC1의 입력에 인가된 메모리 플립플롭 M1및 M2의 출력에서의 논리 신호 QM1내지 QM2에 의하여, 4가지 가능한 구성, 즉 한번에 그들중 하나를 폐쇄하는 구성에 따라서 스위치 I1내지 I4의 제어를 가능케 한다.
차후에 설명되는 바와 같이, 플립플롭 M0은 ＂OFF＂ 명령을 인에이블하기 위한 상태의 기억을 위해 보존된다. 메모리 M0로부터의 반전된 출력 M0(P)은 AND 게이트(90)의 입력에 인가되는데, (90)의 다른 입력은 도시치 않은 소스로부터 상기 OFF 명령을 수신한다. 메모리 플립플롭 M0로부터의 반전된 출력 PM0는 레벨 ＂1＂에 있을 때 게이트(90)를 거쳐 ＂OFF＂ 명령의 전송을 가능케 한다. 게이트(101) 내지 (109)의 출력은 이때 ＂0＂이 되어 스위치 I1내지 I9을 비작동되게 한다.
제3도를 보면, 레지스터 REG는 9개의 D형 플립플롭 R0내지 R8으로 구성된 시프트 레지스터이다. 레지스터 비트 R0내지 R8으로부터의 출력 Q는 다음 레지스터 비트의 입력 D에 접속된다. 각 플립플롭 R0내지 R8은 클럭 신호 SCL의 정진행 엣지에서 동작하도록 클록 신호 SCL의 반전값
Figure kpo00003
에 의해 그것의 입력 CK에서 동기된다. 플립플롭 R0는 상태 ＂1＂(입력 5)로 바뀌고 플립플롭 R1내지 R8은 반전 AND 게이트(63)의 출력에서 얻어질 수 있는 초기 설정 신호 RST1에 의해 제로로 리세트된다. 각 사이클전에 신호 RST1은 초기 설정을 하고, 그 결과 R0(Q)=1이 된다. 이것은 시간상 제4a도에 도시한 한 사이클의 시작비트 STA에 대응한다. 시프트 레지스터에서 이 시퀀스의 정확한 위치 설정은 초기 설정시 R0에 삽입된 논리 ＂1＂이 R8로 통과할 때 일어난다. 이때 비트 A6은 R7에 기억되고 계속하여 A0는 R1에 기억된다. 비트 W는 항상 제로와 동일하다. 시퀀스내의 비트 A2, A1, A0는 세 개의 배타적 NOR 게이트(10), (11), (12)에 의해 표시된 어드레스내의 대응 비트와 비교된다. 게이트(10)는 입력에서 A0및 Q(R1)을 수신하고, 게이트(11)는 A1및 Q(R2)를, 그리고 게이트(12)는 A2및 Q(R3)를 수신한다. 어드레스 시퀀스 A에 전송된 어드레스 A0, A1, A2가 표시된 어드레스와 동일하다면, 각 게이트(10), (11), (12)는 그것의 출력에서 논리 ＂1＂을 생성한다.
제3도의 실시예를 기초로 하여, 비트 A(6), A(5), A(4) 및 A(3)는 전술한 회로 형태에 대하여 항상 고정값 1001를 가지는 식별부를 형성한다. 결과적으로 어드레스 시퀀스의 완전한 식별은 출력에서 식별 신호 DVA를 생성하고 입력에서 출력 Q(R7) 및 Q(R4)와 반전된 출력 P(R6) 및 P(R5) 게이트(10), (11) 및 (12)로부터의 출력을 수신하는 다중 AND 게이트에 의해서 행해진다. 게이트(10), (11), (12) 및 (15)는 어드레스/시퀀스 식별 회로를 형성한다. 한편, 출력 Q(R8)은 시퀀스 종료 수용 논리 신호 ACN을 생성한다. 어드레스 시퀀스의 A0를 따르는 비트 W는 규약에 의해 제로인데, 그것은 ＂기록＂ 모드를 나타낸다. 그것은 또한 게이트(15)의 입력에 P(R0)를 인가함으로써 식별될 수 있다.
일점쇄선으로 둘러싸인 제3도의 아랫부분은 버스 논리 BUSL을 형성한다.
그것은 입력 D에서는 R8의 출력 Q에서 얻을 수 있는 신호 ACN을, 그리고 그것의 동기 입력 CK에서는 클럭 신호 SCL을 수신하는 제1의 D형 제어 플립플롭 DC1과, 반전 출력 P이 입력에 역결합되고 동기 입력 CK가 제1플립플롭 DC1의 출력 Q에 접속되는 제2의 D형 제어 또는 포인트 플립플롭 PNT를 구비한다. 포인터 PNT의 목적은 한 사이클의 어드레스 시퀀스 또는 데이타 시퀀스중 어떤 것이 진행 상태에 있는지 나타내는 것이다.
마찬가지로 D형 플립플롭인 제3 및 제4제어 플립플롭 STR 및 STP는 한 사이클의 시작과 종료를 제어하는 과업(task)을 갖는다. 그 버스는 클럭 신호 SCL이 레벨 ＂1＂일 때 신호 SDA의 레벨 ＂1＂에서 레벨 ＂0＂으로의 전이에 의해 사이클의 시작(제4b도 참조)을 나타내고 클럭 신호 SCL이 레벨 ＂1＂일 때 신호 SDA의 레벨 ＂0＂에서 레벨 ＂1＂로의 전이에 의한 사이클의 종료를 나타낸다. 한편, 신호 SDA의 정보 이송 전이는 클럭 신호 SDA가 논리 레벨 ＂0＂일 때 일어난다. 제4플립플롭 STP는 회로가 버스에 대해 작동 상태인지 비작동 상태인지 나타내는 과업을 갖는다. 비작동 상태인 경우, 그것의 출력은 레지스터 R을 초기 설정한다.
제3플립플롭 STR은 입력에서 클럭 신호 SCL을 수신하고 사이클 시작을 검출하기 위하여 SDA에 의해 입력 CK에서 동기되는 반면, 제4플립플롭 STP는 그의 입력 D와 동기 입력 CK에서 클럭 신호 SCL을, 한 사이클의 종료를 검출하기 위하여 동기 입력 CK에서 인버터(28)에 의해 SDA로부터 유도된 반전된 신호
Figure kpo00004
를 수신한다. 제3플립플롭 STR의 출력 Q는 포인터 플립플롭 PNT와 제4플립플롭 STP의 리세트대 제로 입력 R에 인가된다. 제3플립플롭 STR은 출력이 STR의 입력 R에 접속된 인버터(60)에 의해 얻어진 반전 클럭 신호
Figure kpo00005
에 의해 제로로 리세트된다. 게이트(15)의 출력에서 생성된 인가 신호 DVA는 게이트(66), (67)로부터의 출력이 각각 게이트(67), (66)의 입력에 접속되는 방식으로 상호 접속된 두 개의 반전 AND 게이트(66), (67)를 구비한 플립플롭에 의해 기억된다. 이 기억 과정은 반전 AND 게이트(67)에 의해 인에이블되고 DVA=1, SCL=1 및 PNTQ(포인터의 출력)=0일 때 발생한다. 이 최종 조건은 한 사이클의 어드레스부가 진행 과정에 있다는 것을 나타내며, 데이타 시퀀스의 어떠한 우연적 식별도 피한다.
따라서, 반전 AND 게이트(65)는 입력에서 신호 DVA 및 SCL과 포인터 플립플롭 PNT로부터의 반전된 P 출력을 수신하며, 그것의 출력은 반전 AND 게이트(66)의 다른 입력에 접속된다. 한편, 반전 AND 게이트(67)의 다른 입력은 입력이 제어 플립플롭 STR 및 STP의 반전 출력 P에 각각 결합된 AND 게이트(70)의 출력에서 얻을 수 있는 신호 STN을 수신한다. STN=1이면, 전이되는 신호 DVA는 게이트(66)의 출력에서 신호 ADC의 형태로 기억되어 유지된다. STN의 상태 ＂0＂로의 복귀는 이 기억된 신호의 소거를 의미한다. 플립플롭 R0 내지 R8의 초기 설정은 반전 AND 게이트(63)의 출력에서 얻어질 수 있는 신호 RST1에 의해 행하여지는데, 상기 AND 게이트는 한 입력에서 제4플립플롭 STP의 출력의 역 P(STPQ=1일 때 초기 설정) 또는 바람직하기로는 도시한 바와 같이 AND 게이트(70)으로부터의 출력 신호 STN을 수신한다. 후자의 경우에, 초기 설정은 STPQ 또는 STRQ가 1에 해당할 때 일어나는데, 그것은 사이클이 실제로 진행 상태에 있는 동안 사이클의 시작에 해당하는 시간에 맞지 않는 일치가 도달한 경우에 레지스터 REG의 초기 설정을 부여하며 반전 AND 게이트(63)는 다른 입력에서 반전 AND 게이트(44)의 출력에서 얻을 수 있는 신호 RST2를 수신한다. 후자는 세 입력에서 각각 클럭 신호 SCL, 제1제어 플립플롭 DC1의 출력 및 포인터 PNT의 반전된 출력 P를 수신한다.
플립플롭 R0내지 R8은 플립플롭 STP가 비작동 상태(STPQ=1)를 기억할 경우, 어드레스 시퀀스와 데이 타 시퀀스(RST2) 사이와 한 사이클의 시작부에서 초기 설정된다.
D형 플립플롭 R9는 출력 P에서 반전된 인가 논리 신호
Figure kpo00006
를 발생하는데, 그 신호는 인가가 논리 ＂0＂에 해당함을 의미한다. 플립플롭 R9는 로딩 제어 입력 CK에서 클럭 신호 SCL에 의해 동기되고 입력 D에서 AND 게이트(16)의 출력을 수신하는데, 그 게이크의 한 입력은 시퀀스 종료 수용 신호 ACN을 수신하고 다른 입력은 기억된 식별 신호 ADC를 수신한다.
기억 플립플롭 M0내지 M7의 로딩은
Figure kpo00007
가 상태 ＂1＂에서 상태 ＂0＂로 바귈 때 로딩 제어 입력 CK에 인가된 반전된 로드 신호 ＂LDA＂에 의해 제어된다. 신호 ＂LDA＂는 반전 AND 게이트(33)로부터 얻어지는데, 그 게이트의 입력은 시퀀스 종료 수용 신호 ACN, 기억된 식별 신호 ADC 및 제1플립플롭 PC1 및 포인터 플립플롭 PNT의 출력 Q를 수신한다. 따라서 데이타 시퀀스의 종료가 검출되고 그에 앞서 회로에 의해 표시된 것에 대응하는 어드레스 시퀀스가 식별되었을 때 로딩이 제어된다.
제4플립플롭 STP는 4개의 입력을 가진 반전 AND 게이트(71)의 출력에 의해 상태 ＂1＂로 바뀐다. 그것의 제1입력은 STP로부터 반전된 출력 P를 수신하고 (STP에 의한 상태 ＂1＂의 자기 유지) 그것의 제2입력은 전압이 먼저 인가될 때 생성된 반전
Figure kpo00008
펄스를 수신한다(STP는 전압의 제1의 인가에 의해 상태 ＂1＂에 놓임).
제3입력은 입력이 SCL인 반전 AND 게이트(69)의 출력, DC1의 출력 Q 및 포인터 PNT의 출력 Q를 수신한다(버스가 고장난 경우에도 사이클의 종료부에서 STP의 상태 ＂1＂로 변화함). 제4입력은 반전 AND 게이트(68)로부터의 출력을 수신하는데, (68)의 입력은 반전 AND 게이트(67)로부터의 반전 값 ADC)와 DC1으로부터의 출력 Q이다.(어드레스 시퀀스의 종료에 의해 아무런 식별 신호가 생성, 기억되지 않은 경우 STP의 상태 ＂1＂로 변화함).
마지막으로 펄스 PON은 또한 제1제어 플립플롭 DC1 및 플립플롭 R9를 제로(입력 R)로 리세트한다.
제4a도 및 제4b도를 참조하여, 이하 버스에 의해 정보 사이클이 제공된 경우에 있어서 회로 동작과 회로의 입력 S0, S1, S2에서 표시된 어드레서 A0, A1, A2에 대응하는 회로 동작에 관해 설명하기로 한다.
시작 조건 STA는 SCL=1을 갖는 SDA의 부진행 엣지에 대응한다. 이것은 STR에 의해 검출되는데, STR의 출력 STRQ는 SDA의 부진행 엣지에서 상태 ＂1＂로 바뀌고, 이것은 STP 및 PNT의 Q 출력을 제로로 리세트되며 STN=0, DVA=0이기 때문에 ADC=0으로 만드는 상태 ＂1＂로 바뀐다. 이때 STP의 출력 P는 상태 ＂1＂로 바뀌고(STPQ=0) RST1도 역시 상태 ＂0＂로 바뀐다. 이전의 초기 설정 덕택으로, 이때 플립플롭 R0는 상태 ＂1＂에 있고, 플립플롭 R1 내지 R8은 상태 ＂0＂에 있다. STR의 Q 출력은 시작 클럭 펄스 SCL의 부진행 엣지에 의해 다시 제로로 바뀐다. 버스는 R8이 초기 설정의 순간에 R0에 기억된 논리 ＂1＂을 시프트 과정을 거쳐 수신할때까지 어드레스 시퀀스 A를 전송하며, 그 결과 8번째 클럭 펄스의 정진행 엣지에서 ACN=1로 된다. 비트 A6는 R7에 위치하여 있고 계속하여 A0가 R1에 놓일때까지 W=0는(규약에 의해) R0에 놓인다. 회로 즉 AND 게이트(15)에 의해 표시된 것에 대응하는 버스에 의해 전송된 어드레스는 DVA=1을 전송하는데, 그것은 포인터 PNT의 출력 P가 8번째 클럭 펄스 SCL의 경우처럼 ＂1＂상태에 있기 때문에 게이트(65)에 의해 인가된다. ADC는 상태 ＂1＂로 변화한다. 다음 클럭 펄스에서 펄스 DVA는 다시 ＂0＂로 바뀌지만 ADC는 STR과 STP의 출력 P가 모두 레벨 ＂1＂에 있기 때문에 레벨 ＂1＂에 유지되므로, STN=1이 된다.
게이트(16)에 의해 검출된 ACN과 ADC의 동시 존재는 8번째 클럭 펄스의 부진행 엣지에서 신호 ACK를 R9의 출력 P에 생성하며, 후자는 그 순간에 게이트(16)의 출력이 제로이기 때문에 9번째 클럭 펄스의 부진행 엣지에 의해 소거되므로, ACK는 ACN에 동일하지만 클럭 펄스의 반만큼 지연된다. 따라서 클럭이 9번째 펄스에 대하여 고레벨에 있을 때 존재하므로, 그 스페이스에서 이러한 목적상 어드레스 시퀀스 A와 데이타 시퀀스 D사이에 제공된다. 버스 시스템이 이러한 신호 ACK를 취급하는 방법은 전술한 유럽 특허에 기재되어 있다.
신호 ACN은 또한 8번째 클럭 펄스의 부진행 엣지에서 플립플롭 DC1(DC1Q)을 상태 ＂1＂로 세트한다. DCNQ는 ACN이 9번째 클럭 펄스의 정진행 엣지간에서 다시 제로로 바뀌었기 때문에 이 동일 펄스의 부진행 엣지에서 다시 제로로 바뀐다. 이 DC1Q의 부진행 엣지는 포인터 PNT의 출력으로 하여금 상태 ＂1＂(PNTQ=1)로 변화되게 한다. 따라서 포인터 PNT는 사이클의 데이타 시퀀스 D가 이제 막 수신되려는 참이라는 사실을 나타낸다.
9번째 클럭 펄스 SCL의 존속 기간동안 SCL=1, DC1Q=1이고 PNTQ=0이므로, RST=1이 된다. 이것은 레지스터 R의 초기 설정을 야기하는데, R0는 상태 ＂1＂에 있고, R1내지 R8은 상태 ＂0＂에 있다.
따라서 데이타 시퀀스의 도래는 ADC=1 및 PNT=1인 경우에 일어난다.
어드레서 시퀀스 A에 대하여, 조기 설정시 R0에 기억된 논리 ＂1＂은 시퀀스 D의 8번째 클럭 펄스의 정진행 엣지에서 ACN=1을 생성하도록 시프팅 과정에 의해 레지스터 R8에 전달된다. 여기서 ACN은 다음 클럭 펄스의 정진행 엣지에서 ＂0＂로 돌아간다. 이어서 비트 D7은 R7에 기억되고 계속해서 D0는 R0에 기억된다. 시퀀스 D의 8번째 클럭 펄스의 부진행 엣지에서 DC1Q=1이므로, PC1Q는 다음 클럭 펄스의 부진행 엣지에서 ＂0＂로 돌아간다.
시퀀스 D의 8번째 클럭 펄스의 정진행 엣지와 다음 부진행 엣지 사이에서는 동시에 DC1Q=PNTQ=ACN=ADC=1이 되므로, 클럭 펄스의 1/2의 지속 시간동안 ADC=1이 된다. R0내지 R7의 내용을 메모리 플립플롭 M0내지 M7으로 병렬로 전달된다. 특히 M0는 비트 D0를 R0로부터 수신하고, 이론적으로 ＂0＂는 게이트(90)(제3도)의 입력에서 OFF 명령을 인에이블할 수 있도록 한다.
스위치 I1내지 I9의 개방 또는 폐쇄 위치는 OFF 제어가 D0에 의해 비작동, 즉 금지되는 경우 메모리 M0내지 M7의 새로운 내용에 따라서 변경된다.
어드레스 시퀀스 A에 대하여, R9는 8번째 클럭 펄스의 부진행 엣지와 시퀀스 D의 9번째 클럭 펄스의 부진행 엣지 사이에서 신호 ACK=1을 생성한다. 시퀀스 D의 9번째 클럭 펄스의 부진행 엣지에서 DC1Q의 제로로의 변화는 포인터를 제로로 리세팅한다(PNTQ=0). 사이클의 종료부에서 이 버스들은 레벨 ＂1＂인 클럭 펄스 SCL의 정진행 엣지 SDA에 의해 형성된 ＂OFF＂ 신호를 전송한 결과, STPQ=1이 되므로, STN=0가 되며, 따라서 ADC=0, RST=1이 된다(레지스터 R의 초기 설정). 본 발명에 따른 인터페이스 회로의 개선된 형태는 버스가 ＂OFF＂ 신호의 생성과 관련하여 고장난 경우에 만족한다.
이러한 목적상, 한 사이클의 끝 단계에서 DC1Q=PNTQ=1인 과도적·특징적 상태가 발생한다는 사실을 이용한다. 이때 게이트(69)는 시퀀스 D의 9번째 클럭 펄스의 정진행 엣지에서 플립플롭 STP를 상태 ＂1＂로(STPQ=1) 절환한다.
버스에 의해 전달된 ＂OFF＂ 신호는 시퀀스 D의 10번째 클럭 펄스에서 SCL=1인 동안 신호 SAD의 정진행 엣지로 이루어진다. 그것은 게이트(69)를 결합하지 않은 회로 변형예에서 상태 ＂1＂(STPQ=1)로 변화하는 플립플롭 STP에 의해 검출된다. 이것은 제5b도에서 점선으로 표시되며 신호 ADC 및 RST1에 인가된다.

Claims (6)

  1. 의문의 회로를 식별하기 위해 프리 세트 어드레스 비트(A0,A1,A2)를 수신하는 복수의 어드레싱 입력(S0,S1,S2)과, 상기 데이타 신호 라인에 접속 가능한 데이타 입력 (L1)과, 상기 클럭 신호 라인에 접속 가능한 클럭 입력(L2)과 상기 데이타 입력과 클럭 입력에 접속되어, 상기 클럭 신호 라인에 의한 동기하에서 최소한 한 시퀀스를 갖는 비트 사이클로 구성된 데이타 시퀀스 및 어드레스 시퀀스를 수신하기 위한 시프트 레지스터(R0…,R7)와, 상기 시프트 레지스터의 병렬 출력에 의해 공급되는 메모리(M)와, 유저 회로(COM)를 제어하는 디코드된 2진 제어 신호를 발생하기 위하여 상기 메모리의 병렬 출력에 의해 공급되는 제1디코더(CDEC)를 포함하는 데이타 신호 라인(SDA) 및 클럭 신호 라인(SCL)을 가진 직렬 버스에 부착하기 위한 슬레이브형 인터페이스 회로에 있어서, 상기 시프트 레지스터는 시퀀스 종료 수용 신호(ACN)를 상기 클럭 신호(SCL)에 의해 클럭된 제1제어 플립플롭(DC1)의 데이타 입력으로 진행하는 다운스트림 단부 출력(QR8)을 가지며, 상기 제1제어 플립플롭의 출력(Q)는 반전된 출력(P)가 그의 입력 D에 역결합되는 제2제어 또는 포인터 플립플롭(PNT)을 동기시키며, 제1플립플롭(DC1)의 출력(Q)와 포인터 플립플롭의 출력(P)에서 논리 레벨 ＂1＂의 존재로 미리 정해진 초기 상태의 복귀에 대응하는 시프트 레지스터의 초기 설정이 가능케 되며, 상기 회로는 또한 상기 프리세트된 어드레스 비트와 어드레스 시퀀스의 선정된 어드레스 비트를 비교하여 그에 따라 식별 논리 회로(DVA)를 생성하기 위한 논리 비교기(10,11,12)와, 제1제어 플립플롭(
    DC1)의 출력과 포인터 플립플롭(DNT)의 출력이 모두 논리 상태 ＂1＂일 때 시프트 레지스터로부터 데이타의 메모리(M)으로의 로딩을 가능케 하며, 또한 상기 기억된 식별 신호(ADC)뿐만 아니라 시퀀스 종료 수용 신호(ACN)가 있을 때, 상기 어드레스 시퀀스를 따르는 데이타 시퀀스의 단부를 신호 전송하는 AND 게이트(33)를 포함하는 것을 특징으로 하는 슬레이브형 인터페이스 회로.
  2. 제1항에 있어서, 제1플립플롭(DC1)의 출력이 상태 ＂1＂이고 포인터 플립플롭(
    PNT)의 출력(Q)이 상태 ＂0＂일 때 제3플립플롭(Rn)을 상태 ＂1＂로 세트하고 시프트 레지스터의 다른 플립플롭(R1…R8)은 상태 ＂0＂로 리세트함으로써 시프트 레지스터(REG)를 초기 설정하는 수단을 포함하는 것을 특징으로 하는 슬레이브형 인터페이스 회로.
  3. 제1항에 있어서, 논리 ＂오프＂ 신호(OFF)가 인터페이스 회로에 제공될 경우에 제어되는 유저 회로쪽으로 제1디코더(CDEC)의 출력에서 얻을 수 있는 논리 신호의 전송을 금지하기 위한 일련의 논리 게이트(101…109)를 포함하는 것을 특징으로 하는 슬레이브형 인터페이스 회로.
  4. 제3항에 있어서, ＂오프＂ 신호(OFF)를 선택적으로 인에이블하기 위하여, 한 입력에서는 ＂오프＂신호(OFF)를 수신하고 다른 입력에서는 시프트 레지스터(R)의 제1플립플롭(R0)로부터 로드된 메모리(M)의 제1플립플롭(M0)의 출력을 수신하는 인가 게이트(90)를 포함하는 것을 특징으로 하는 슬레이브형 인터페이스 회로.
  5. 제1항에 있어서, 회로가 스위치 은될 때 메모리(M) 및 시프트 레지스터(REG)의 초기 설정을 제어하는 펄스(PON)를 발생하는 펄스 발생기(PG)를 결합하는 것을 특징으로 하는 슬레이브형 인터페이스 회로.
  6. 제1항에 있어서, 인터페이스 회로가 제1상태에 있을 때 입력(D)에서 클럭 신호(SCL)를 수신하고 하나는 정보 신호(SDA)에 의해, 다른 하나는 역정보 신호(SDA)에 의해 클럭되는 제3(STR) 및 제4(STP) 제어플립플롭을 포함하며, 이에 따라, 제3플립플롭의 출력(Q)은 상기 사이클의 시작에 대응하는 정보 신호(SDA)와 클럭 신호(SCL) 사이의 제1형태의 일치에 의해 상태 ＂1＂로 세트되고, 제4플립플롭(STP)은 사이클의 종료에 대응하는 정보신호(SDA)와 클럭 신호(SCL) 사이에 제2형태의 일치에 의해 상태 ＂1＂로 세트되며, 제3플립플롭(STR)이 클럭 신호(SCL)의 역신호(SCL)에 의해 제로로 리세트되고, 제4플립플롭(STP)이 제3플립플롭(STR)의 출력에 의해 제로로 리세트되며, 제4플립플롭(STP)의 출력 Q가 논리 상태 ＂1＂일 때 시프트 레지스터(R)의 제1플립플롭(R0)의 상태 ＂1＂로의 세팅과 시프트 레지스터의 다른 플립플롭(R1…R8)의 상태 제로로 리세트를 제어하는 것을 특징으로 하는 슬레이브형 인터페이스 회로.
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