KR940002144B1 - 데이터 전송방식 - Google Patents

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KR940002144B1
KR940002144B1 KR1019900020857A KR900020857A KR940002144B1 KR 940002144 B1 KR940002144 B1 KR 940002144B1 KR 1019900020857 A KR1019900020857 A KR 1019900020857A KR 900020857 A KR900020857 A KR 900020857A KR 940002144 B1 KR940002144 B1 KR 940002144B1
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

데이터 전송방식
제1도는 본 발명에 따른 데이터 전송방식의 1실시예를 나타낸 블럭도.
제2a도∼제2d도는 제1도중의 데이터 전송장치로부터 송신되는 클록신호의 전연 타이밍 및 후연 타이밍과 데이터신호의 논리레벨의 상대관계의 복수예를 나타낸 파형도.
제3도는 제1도중의 데이터 수신단말의 1구체예를 나타낸 회로도.
제4도는 제3도의 데이터 수신단말의 동작례를 나타낸 파형도.
제5도는 제3도중의 타이밍회로의 1구체예를 나타낸 회로도.
제6도는 제5도의 타이밍회로의 동작례를 나타낸 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 데이터 송신장치 2 : 클록신호 전송선
2' : 데이터신호 전송선 3 : 데이터 수신단말
30 : 클록 수신단자 30' : 데이터 수신단자
31 : 타이밍회로 32 : 시프트 레지스터
33 : 래치회로 SCK, SCKA : 클록신호
SDT, SDTA : 데이터신호 D0∼Dn: 전송데이터신호
START : 전송개시신호 END : 전송종료신호
LATCH : 래치신호
[산업상의 이용분야]
본 발명은 데이터 전송방식에 관한 것으로, 예컨대 비디오 테이프 레코더에 있어서 마이크로컴퓨터로부터 서어보 모우터 제어용 집적회로에 데이터를 전송하는 방식에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 데이터 전송방식으로서는 일본국 특허공개 소화57-106262호의 공보에 개시되어 있는 것처럼 클록 신호용 및 데이터신호용의 2선의 전송선을 이용하여 데이터를 전송하는 방식과, 더욱이 전송개시/종료제어 전용의 1선을 더 이용하는 방식이 있다.
상기 2선의 전송선을 이용하는 데이터 전송방식은 클록신호 및 바이너리 값의 시리얼 데이터신호를 송신하는 데이터 송신장치와, 이 데이터 송신장치에 접속된 2선의 쌍방향 버스, 이 쌍방향 버스에 접속된 복수개의 데이터 수신단말로 이루어져 있다. 여기에서 상기 데이터 송신장치는 클록신호의 전연 타이밍(前緣 Timing; Leading edge timing)과 후연 타이밍(後緣 Timimg; Falling edge timing)에서 논리레벨이 같은 데이터신호를 송신하는 것이고, 각 데이터 수신단말은 쌍방향 버스로부터 데이터를 수신하고 그에 대한 응답신호를 송신하기 위해 송수신단자를 구비하고 있다.
그러나 상기한 데이터 수신단말은 쌍방향 버스에 접속되는 송수신단자를 필요로 하므로 하드웨어적인 제약이 크다는 문제가 있다.
또한, 상기한 데이터 송신장치는 클록신호의 전연 타이밍과 후연 타이밍에서 논리레벨이 같은 데이터신호를 송신하는데, 이 클록신호의 전연 타이밍과 후연 타이밍의 사이에 논리레벨이 일시적으로 반전되는 서브데이터(Sub-Data)를 송신하도록 되어 있지는 않으므로, 데이터전송의 정보량을 많이 취할 수 없다.
한편, 3선의 전송선을 이용하는 데이터 전송방식은 많은 전송선을 필요로 한다는 문제를 갖고 있다.
상기한 것처럼 종래에 2선의 전송선을 이용하는 데이터 전송방식은 데이터 수신단말에 쌍방향 버스 접속용의 송수신단자를 필요로 하므로 하드웨어적인 제약이 크다고 하는 문제를 갖고 있고, 3선의 전송선을 이용하는 데이터 전송방식은 많은 전송선을 필요로 한다는 문제를 갖고 있다.
[발명의 목적]
본 발명은 상기한 문제점을 해결하기 위해 이루어진 것으로, 2선의 전송선을 이용하는 것만으로 정확하게 전송개시 및 전송종료를 제어할 수 있고, 또한 데이터 수신단말은 2선의 전송선에 대해 수신단자만이 접속되는 간단한 하드웨어로 구성되는 데이터 전송방식을 제공하고자 함에 그 목적이 있다.
[발명의 구성]
본 발명은 클록신호 및 바이너리값의 시리얼 데이터신호를 송신하는 데이터 송신장치와, 이 데이터 송신 장치에 접속된 클록신호 전송선 및 데이터신호 전송선, 이 2선의 전송선에 접속된 적어도 1개의 데이터 수신단말을 갖춘 데이터 전송방식에 있어서, 상기 데이터 송신장치는 전송개시시에 클록신호의 전연 타이밍과 후연 타이밍에서 데이터신호의 논리레벨을 달리 하여 송신하고, 그에 계속되는 전송데이터신호의 송신중에 는 클록신호의 전연 타이밍과 후연 타이밍에서 논리레벨이 같은 데이터신호를 시리얼로 송신하며, 전송종료시에는 클록신호의 전연 타이밍과 후연 타이밍에서 데이터신호의 논리레벨이 전송개시시와 역의 관계로 되도록 달리하여 송신하도록 구성되고, 상기 데이터 수신단말은 수신클록신호의 전연 타이밍과 후연 타이밍에서 수신데이터신호가 제1논리레벨로부터 제2논리레벨로 변화하고 있는 것을 검지한 때를 전송개시신호로서 인식하고, 그에 계속되는 수신클록신호의 전연 타이밍과 후연 타이밍에서 수신데이터신호의 논리레벨이 같은 것을 검지한 때에는 수신데이터신호를 전송데이터신호로서 인식하며, 수신클록신호의 전연 타이밍과 후연 타이밍에서 수신데이터신호가 제2논리레벨로부터 제1논리레벨로 변화하고 있는 것을 검지한 때를 전송종료신호로서 인식하도록 구성되어 있는 것을 특징으로 한다.
[작용]
상기한 구성의 본 발명에서는 클록신호의 전연 타이밍 및 후연 타이밍과 데이터신호의 논리레벨의 상대적인 관계에 의해 전송개시시와 전송데이터의 전송중 및 전송종료시가 구별되어 있으므로, 2선의 전송선을 이용하는 것만으로 정확히 전송개시 및 전송종료를 제어하게 된다. 게다가 데이터 수신단말은 2선의 전송선에 대해 수신단자만이 접속되는 구성이므로, 간단한 하드웨어로 본 발명을 구성하게 된다.
[실시예]
이하, 도면을 참조하여 본 발명의 1실시예를 상세히 설명한다.
제1도는 예컨대 비디오 테이프 레코더에 있어서 마이크로컴퓨터로부터 서어보 모우터 제어용 집적회로에 데이터를 전송하기 위해 사용되는 데이터 전송방식을 나타낸 도면이다. 이 제1도에 있어서, 참조부호 1은 클록신호(SCK) 및 바이너리값의 시리얼 데이터신호(SDT)를 송신하는 데이터 송신장치, 2 및 2'은 상기 데이터 송신장치(1)에 접속된 클록신호 전송선 및 제이터신호 전송선, 3…은 각각 상기 2선의 전송선(2, 2')으로부터의 클록신호(SCK) 및 시리얼 데이터신호(SDT)를 수신하는 데이터 수신단말이다.
상기 데이터 송신장치(1)는 전송개시시에 클록신호(SCK)에 전연 타이밍(Leading edge timing)과 후연 타이밍(Falling edge timing)에서 데이터신호(SDT)의 논리레벨이 다른 전송개시신호(START)를 송신하고, 그에 계속되는 전송데이터신호의 송신중에는 클록신호(SCK)의 전연 타이밍과 후연 타이밍에서 논리레벨이 같은 데이터신호(SDT)를 시리얼로 전송[통상적으로 전송데이터신호(SDT)의 논리레벨의 반전은 어떤 클록신호(SCK)의 후연 타이밍과 다음 클록신호(SCK)의 전연 타이밍의 사이에서 행하여진다]하며, 전송종료시에는 클록신호(SCK)의 전연 타이밍과 후연 타이밍에서 데이터신호(SDT)의 논리레벨이 전송개시시와 역의 관계로 되도록 다른 전송종료신호(END)를 송신한다.
상기 데이터 송신장치(1)의 구성은 공지된 것인 바, 예컨대 마이크로컴퓨터를 이용하여 실현한다.
제2a도∼제2d도는 상기 데이터 송신장치(1)로부터 송신되는 클록신호(SCK)의 전연 타이밍 및 후연 타이밍과 데이터신호(SDT)의 논리레벨의 상대관계의 4가지 조합례를 나타낸 도면이다. 즉, 제2a도는 전송 개시시에 클록신호(SCK)가 상승하는 때에 데이터신호(SDT)가 로우레벨 "L", 클록신호(SCK)가 하강하는 때에 데이터신호(SDT)가 하이레벨 "H"로 되며, 예컨대 "L"레벨의 전송데이터가 2비트분 전송되고 더욱이 "H"레벨의 전송데이터가 2비트분 전송되며, 전송종료시에는 클록신호(SCK)가 상승하는 때에 데이터신호(SDT)가 "H"레벨, 클록신호(SCK)가 하강하는 때에 데이터신호(SDT)가 "L"레벨로 되는 상태를 나타내고 있다.
또한, 제2b도는 전송개시시에 클록신호(SCK)가 상승하는 때에 데이터신호(SDT)가 "H"레벨, 클록신호(SCK)가 하강하는 때에 데이터신호(SDT)가 "L"레벨로 되며, 전송종료시에는 클록신호(SCK)가 상승하는 때에 데이터신호(SDT)가 "L"레벨, 클록신호(SCK)가 하강하는 때에 데이터신호(SDT)가 "H"레벨로 되는 상태를 나타내고 있다.
또한, 제2c도는 전송개시시에 클록신호(SCK)가 하강하는 때에 데이터신호(SDT)가 "L"레벨, 클록신호(SCK)가 상승하는 때에 데이터신호(SDT)가 "H"레벨로 디며, 전송종료시에는 클록신호(SCK)가 하강하는 때에 데이터신호(SDT)가 "H"레벨, 클록신호(SCK)가 상승하는 때에 데이터신호(SDT)가 "L"레벨로 되는 상태를 나타내고 있다.
또한, 제2d도는 전송개시시에 클록신호(SCK)가 하강하는 때에 데이터신호(SDT)가 "H"레벨, 클록신호(SCK)가 상승하는 때에 데이터신호(SDT)가 "L"레벨로 되며, 전송종료시에는 클록신호(SCK)가 하강하는 때에 데이터신호(SDT)가 "L"레벨, 클록신호(SCK)가 상승하는 때에 데이터신호(SDT)가 "H"레벨로 되는 상태를 나타내고 있다.
상기 제2a도∼제2d도에 나타낸 파형에 있어서, 클록신호(SCK)의 전연 타이밍과 후연 타이밍의 사이에서 데이터신호(SDT)의 논리레벨이 일시적으로 반전되어도 정상적인 데이터로서 취급할 수 있다.
상기 데이터 수신단말(3…)은 상기 2선의 전송선(2, 2')에 대해 수신단자만이 접속되고, 수신클록신호(SCK)의 전연 타이밍과 후연 타이밍에서 수신데이터신호(SDT)가 제1논리레벨로부터 제2논리레벨로 변화하고 있는 것을 검지한 때를 전송개시신호(START)로서 인식하여 수신을 개시하며, 그에 계속되는 수신 클록신호(SCK)의 전연 타이밍과 후연 타이밍에서 수신데이터신호(SDT)의 논리레벨이 같은 것을 검지한 때에는 전소데이터신호(D0…)로서 인식하고, 수신클록신호(SCK)의 전연 타이밍과 후연 타이밍에서 수신데이터신호(SDT)가 제2논리레벨로부터 제1논리레벨로 변화하고 있는 것을 검지한 때를 전송종료신호(END)로서 인식하도록 구성되어 있다.
제3도는 접적회로화된 데이터 수신단말(3…)의 한 구체예를 나타낸 도면이다. 즉, 도면의 참조부호 30 및 30'은 상기 2선의 전송선(2, 2')에 접속되어 있는 클록 수신단자 및 데이터 수신단자이다. 이들 수신단자(30, 30')로부터의 클록신호(SCK) 및 시리얼 데이터신호(SDT)가 입력되는 타이밍회로(31)는 최초에 전송 개시신호(START)를 인식하여 수신을 개시하고, 그에 계속되는 수신클록신호(SCK…) 및 시리얼 수신데이터신호(SDT…)를 검출하여 클록신호(SCKA…) 및 데이터신호(SDTA…)를 생성하며, 더욱이 전송종료신호(END)를 인식하면 상기 클록신호(SCKA…) 및 데이터신호(SDTA…)의 생성을 종료시킴과 더불어 래치신호(LATCH)를 활성화시킨다. 시프트 레지스터(32)는 상기 클록신호(SCKA…)의 전연(Leading edge)에 동기되어서 상기 데이터신호(SDTA…)를 시리얼로 거두어 들인다. 래치회로(33)는 상기 래치신호(LATCH)가 활성화되면 상기 시프트 레지스터(32)의 내용을 래치시키고 시리얼 데이터를 패러럴 데이터로 디코드하여 집적회로의 내부회로에 공급한다.
한편, 상기 데이터 수신단말(3…)에서 클록신호(SCKA…)를 카운트함으로써 전송개시신호(START)와 전송종료신호(END)간의 전송데이터의 비트수를 검출하여, 전송데이터가 특정 비트수인 때에만 정상적으로 접수하는 기능을 부가시키도록 하여도 좋다. 이 경우, 특정비트에 의미를 주어서 어드레스신호로 함으로써, 복수개의 데이터 수신단말(3…)에서 선택적으로 수신하는 것이 가능하게 된다.
제4도는 상기 데이터 수신단말(3…)이 상기 송신장치(1)로부터 예컨대 제2a도에 나타낸 것과 같은 타이밍으로 송신된 클록신호(SCK…) 및 시리얼 데이터신호(SDT…)를 수신한 경우의 동작파형의 일례를 나타낸 도면이다. 즉, 수신클록신호(SCK)의 전연 타이밍과 후연 타이밍에서 수신데이터신호(SDT)가 "L"레벨로부터 "H"레벨로 변화하고 있는 것을 검출한 때에는 전송개시신호(START)로서 인식하고, 그 신호(START)의 발생과 동시에 래치신호(LATCH)를 비활성상태로 한다. 그리고 수신클록신호(SCK)의 전연 타이밍과 후연 타이밍에서 수신데이터신호(SDT)의 논리레벨이 같은 것을 검지한 때에는 수신데이터신호(SDT)를 전송데이터신호(D0…)로서 인식하여, 상기 전송개시신호(SDT)가 비활성상태로 된 뒤에 전송데이터신호(D0∼Dn)를 출력한다. 더욱이, 수신클록신호(SCK)의 전연 타이밍과 후연 타이밍에서 수신데이터 신호(SDT)가 "H"레벨로부터 "L"레벨로 변화하고 있는 것을 검지한 때에는 전송종료신호(END)로서 인식하고 상기 래치신호(LATCH)를 활성상태로 한다.
한편, 제4도중 사선으로 표시한 부분은 논리레벨의 부정기간(不定其間)을 나타내고 있다.
제5도는 제3도중의 타이밍회로(31)은 한 구체예를 나타낸 도면으로, 도면의 참조부호 51∼54는 D형 플립플롭회로(F/F회로), 55 및 56은 인버터, 57은 2입력 앤드게이트, 58은 2입력 노아게이트, 59 및 60은 각각의 출력단이 한쪽의 접속된(플립플립접속된) 2입력 노아게이트, 61은 3입력 노아게이트이다. 초단의 F/F회로(51)에서는 데이터 입력단(D)에 상기 수신데이터신호(SDT)가 입력되고, 그 클록입력단(CK)에는 상기 수신클록신호(SCK)가 인버터(55)에 의해 반전된 반전클록신호()가 입력되며, 그 출력단(Q)으로부터 상기 데이터신호(SDTA)가 출력된다.
2단째의 F/F회로(52)에서는 데이터 입력단(D)에 상기 수신데이터신호(SDT)가 입력되고, 그 클록입력단(CK)에는 상기 수신클록신호(SCK)가 입력되며, 그 출력단(Q)의 신호(A)는 인버터(56)에 의해 반전되어 상기 수신데이터신호(SDT)와 더불어 앤드게이트(57)에 입력된다. 또한, 상기 인버터(56)의 출력은 상기 수신데이터신호(SDT)와 더불어 2입력 노아게이트(58)에 입력된다.
또한, 3단째의 F/F회로(53)에서는 데이터 입력단(D)에 상기 앤드게이트(57)의 출력이 인가되고, 그 클록입력단(CK)에는 상기 반전클록신호()가 입력되며, 그 출력단(Q)의 신호(B; 전송개시신호 START)는 상기 반전클록신호()와 더불어 3입력 노아게이트(61)에 입력된다.
또한, 4단째의 F/F회로(54)에서는 데이터 입력단(D)에 상기 2입력 노아게이트(58)의 출력이 입력되고, 그 클록입력단(CK)에는 상기 반전클록신호()가 입력되며, 그 출력단(Q)으로부터 상기 래치신호(LATCH)가 출력된다.
더욱이, 플립플롭접속된 2입력 노아게이트(59, 60)의 각 한쪽의 입력단에는 각각 대응되게 상기 래치신호(LATCH) 및 상기 신호(B)가 입력되고, 2입력 노아게이트(60)의 출력은 상기 3입력 노아게이트(61)에 입력되며, 이 3입력 노아게이트(61)로부터 상기 클록신호(SCKA)가 출력된다.
제6도는 상기 제5도의 타이밍회로(31)의 동작례를 나타낸 도면으로서, 최초에 전송개시신호(SCK…) 및 시리얼 수신데이터신호(SDT…)를 검출하여 클록신호(SCKA…; 수신클록신호 SCK와 동위상) 및 데이터신호(SDTA…; 수신클록신호 SCK와는 위상이 1/2 시프트되어 있고, 수신클록신호 SCK의 후연에 동기되어 변화함)를 생성하며, 더욱이 전송종료신호(END)를 인식하면 상기 클록신호(SCKA…) 및 데이터신호(SDTA…)의 생성을 종료시킴과 더불어 래치신호(LATCH)를 활성화시키는 상태를 나타낸 것이다.
한편, 상기 실시예에 있어서는 클록신호(SCK)의 전연 타이밍과 후연 타이밍에서 논리레벨이 같은 데이터신호(SDT)를 송신하고 있지만, 제2a도∼제2d도에 나타낸 것처럼 송신장치(1)측에서 클록신호(SCK)의 전연 타이밍과 후연 타이밍의 상이에 논리레벨이 일시적으로 반전되는 서브 데이터(SBD)를 송신하도록 변경하고, 수신단말(3)측에서 클록신호(SCK)의 전연 타이밍과 후연 타이밍의 사이에 논리레벨이 일시적으로 반전되고 있는가 아닌가를 검출하도록 변경한다면, 서브 데이터(SBD)의 전송이 가능하게 되어 데이터전송의 정보량을 많이 취할 수 있게 된다.
[발명의 효과]
상술한 것처럼 본 발명의 데이터 전송방식에 의하면, 2선의 전송선을 이용하는 것만으로 정확히 전송개시 및 전송종료를 제어할 수 있고, 또한 데이터 수신단말은 2선의 전송선에 대해 수신단자만이 접속되는 간단한 하드웨어구성으로 이루어지게 된다.

Claims (2)

  1. 클록신호 및 바이너리값의 시리얼 데이터신호를 송신하는 데이터 송신장치(1)와, 이 데이터 송신장치(1)에 접속된 클록신호 전송선(2) 및 데이터신호 전송선(2'), 이 2선의 전송선(2, 2')에 접속된 적어도 1개의 데이터 수신단말(3)를 갖춘 데이터 전송방식에 있어서, 상기 데이터 송신장치(1)는 전송개시시에 클록신호의 전연 타이밍과 후연 타이밍에서 데이터신호의 논리레벨을 달리하여 송신하고, 그에 계속되는 전송데이터신호의 송신중에는 클록신호의 전연 타이밍과 후연 타이밍에서 논리레벨이 같은 데이터신호를 시리얼로 송신하며, 전송종료시에는 클록신호의 전연 타이밍과 후연 타이밍에서 데이터신호의 논리레벨이 전송개시시와 역의 관계로 되도록 달리하여 송신하도록 구성되고, 상기 데이터 수신단말(3)은 수신클록신호의 전연 타이밍과 후연 타이밍에서 수신데이터신호가 제1논리레벨로부터 제2논리레벨로 변화하고 있는 것을 검지한때를 전송개시신호로서 인식하고, 그에 계속되는 수신클록신호의 전연 타이밍과 후연 타이밍에서 수신데이터신호의 논리레벨이 같은 것을 검지한 때에는 수신데이터신호를 전송데이터신호로서 인식하며, 수신클록신호의 전연 타이밍과 후연 타이밍에서 수신데이터신호가 제2논리레벨로부터 제1논리레벨로 변화하고 있는 것을 검지한 때를 전송종료신호로서 인식하도록 구성되어 있는 것을 특징으로 하는 데이터 전송방식.
  2. 제1항에 있어서, 상기 데이터 수신단말(3)은 접적회로화된 것으로서, 상기 2선의 전송선(2, 2')으로부터의 클록신호 및 시리얼 데이터신호를 입력받고 최초에 전송개시신호를 인식하여 수신을 개시하며 그에 계속되는 수신클록신호 및 시리얼 수신데이터신호를 검출하여 클록신호 및 데이터신호를 생성해내고, 더욱이 전송종료신호를 인식하면 상기 클록신호 및 데이터신호의 생성을 종료시킴과 더불어 래치신호를 활성화시키는 타이밍회로(31)와, 상기 클록신호의 전연(Leading edge)에 동기되어 상기 데이터신호를 시리얼로 거두어 들이는 시프트 레지스터(32), 상기 래치신호가 활성화됨에 따라 상기 시프트 레지스터(32)이 내용을 래치시키고 시리얼 데이터를 패러럴 데이터로 디크드하여 집적회로의 내부회로에 공급하는 래치회로(33)를 구비하여 이루어진 것을 특징으로 하는 데이터 전송방식.
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