KR900000703B1

KR900000703B1 - 패리티(parity) 검출회로

Info

Publication number: KR900000703B1
Application number: KR1019850006768A
Authority: KR
Inventors: 아끼히꼬 와끼모또
Original assignee: 미쓰비시전기 주식회사; 시시모리야
Priority date: 1984-11-01
Filing date: 1985-09-16
Publication date: 1990-02-07
Also published as: JPS61109155A; KR860004519A; US4747106A; DE3538808A1; DE3538808C2

Abstract

내용 없음.

Description

패리티(parity) 검출회로

제1도는 이 발명에 의한 패리티검출회로의 한 실시예를 나타내는 도면.

제2도는 제1도의 실시예의 동작설명을 위한 타이밍 차트.

* 도면의 주요부분에 대한 부호의 설명

1 : 기우(奇偶) 판정회로 2 : 패리티 플래그(flag)회로

3, 18, 14 : 인버터 4, 7, 11, 12, 13 : 난드게이트(NAND gate)

5, 6, 9, 10 : 전송게이트(transmission gate)

이 발명은 집적회로에 있어서 데이타(data)의 직렬전송시, 그 전송 데이타에 착오가 없는지를 점검하는 패리티검출회로에 관한 것이다.

종래, 이 종류의 회로에는 패리티 가능비트(parity enable bit)나 기수 패리티로 하느냐, 우수패리티로 하느냐의 선택비트를 설치하고 있다. 그리고 패리티검출을 하는 경우 송신 혹은 수신 데이타를 전비트를 수신완료 한 후 기수인지 우수인지의 패리티 검출을 실시하고, 불일치하면 오류플래그(error flag)를 세트하도록 되어 있다.

상기와 같은 종래의 패리티 검출 회로에서는 선택 비트를 갖추고 있기 때문에 회로 면적이 지나치게 커져서 집적회로의 칩크기(chip size)가 크게되는 문제점이 있었다.

이 발명은, 상기와 같은 문제점을 해소하기 위한것으로서, 집적회로의 칩 크기를 가능한한 작게 할 수 있는 패리티검출 회로를 얻는 것을 목적으로 하는 것이다.

이 발명의 패리티검출회로는 집적 회로에 있어서 직렬로 수신되는 데이타의 ＂1＂ 또는 ＂0＂의 수를 카운트하고 그 수가 기수인가, 우수인가를 판별하는 기우판정회로와, 이 기우 판정회로의 내용에 따라 패리티 플래그를 세트하는 패리티 플래그회로로서 구성된다.

이 발명에서는 기우판정회로에 의거 직렬 수신되는 데이타의 ＂1＂ 또는 ＂0＂의 수가 카운트되어, 그 수가 기수인지 우수인지 판정되고 이 기우판정 회로의 출력에 의하여 패리티플래그 회로가 패리티플래그를 세트한다.

제1도는 이 발명의 한 실시예를 나타내는 것으로서, 1은 수신데이타의 ＂1＂의 수에 의하여 변화하는 기우판정회로이며, 2는 이 기우판정회로(1)의 결과를 입력하는 패리티플래그회로이다. 3,8은 인버터, 4,7은 2입력의 난드(NAND) 게이트이다. 5,6,9,10은 전송게이트이고, 서로 반전(反轉)관계에 있는 신호A, 신호

등에 의하여 온(ON) 오프(OFF) 제어된다. 인버터(3)의 출력은 난드게이트(4)의 입력에 접속되고 또한 전송게이트(5)에 접속된다.

전송게이트(5)는 신호

가 ＂1＂일 때 온 상태가 되고 난드게이트(7)의 한쪽 입력에 인버터(3)의 출력을 접속한다. 전송게이트(5)는 신호

가 ＂0＂일 때 ＂OFF＂상태로 된다. 난드게이트(4)의 다른 한쪽의 입력은 리세트 신호 RE에 접속되고 출력은 전송게이트(6)에 접속된다.

전송게이트(6)은 신호

가 ＂1＂일 때 ＂온＂상태가 되고, 난드게이트(4)의 출력을 인버터(3)의 입력에 접속한다. 전송게이트(6)은 신호

가 ＂0＂일 때 ＂오프＂상태로 된다. 난드게이트(7)의 다른 한쪽의 입력은 리세트신호 RE에 접속되고 출력인버터(8)의 입력과 접속된다. 인버터(8)의 출력은 전송게이트(9)에 접속된다. 전송게이트(9)는 신호A가 ＂1＂ 일 때 ＂온＂상태로 되고 인버터(8)의 출력을 난드게이트(7)의 입력에 접속한다. 전송게이트(9)는 신호 A가 ＂0＂일 때 ＂오프＂ 상태가 된다. 인버터(8)의 출력은 전송게이트(10)에도 접속된다. 전송게이트(10)은 신호A가 ＂1＂일 때 ＂온＂ 상태로 되고 인버터(8)의 출력을 인버터(3)의 입력에 접속한다. 전송게이트(10)은 신호A가 ＂0＂일 때 ＂오프＂상태로 된다. 11,12,13 은 2입력의 난드게이트이고, 난드게이트(12)(13)으로 플립플롭(flip flop)이 구성된다. 14는 인버터이다.

B는 난드게이트(7)의 출력으로 난드게이트(11)의 입력에 접속되어 있다. 난드게이트(11)의 다른 한쪽의 입력은 기록신호 W가 입력되어 있고 출력은 난드게이트(12)의 입력에 접속된다. 난드게이트(12)의 다른 한쪽의 입력은 난드게이트(13)의 출력에 접속되고, 난드게이트(12)의 출력은 난드게이트(13)의 한쪽입력에 접속된다.

난드게이트(13)의 다른 한쪽의 입력은 클리어(clear) 신호 CL가 입력된다. 난드게이트(13)의 출력은 인버터(14)의 입력에 접속되어 있다. C는 인버터(14)의 출력으로 패리티 플래그이다.

제2도는 제1도의 실시예의 동작설명을 위한 타이밍 차트이다. 이 도면에서 레이다 D는 ＂0＂레벨의 시작비트(start bit)가 있는 8비트 데이타로 하고 각 비트를 D₀-D₇로 표시하며 또한 8비트 전부가 ＂1＂의 경우로 한다.

CLO는 수신클럭(clock)신호, E는 상기수신데이타 D를 반사이클 늦게 반전시킨 신호,

는 전술한 바와 같이 신호 A와 서로 반전관계에 있으며, 신호 E와 수신클럭신호 CLO의 부정논리합(NOR)으로 얻게 된다.

수신클럭신호 CLO는 데이타 D의 시작 비트에 의하여 ＂1＂에서＂0＂으로 하강하여, 동작을 개시하며 데이타 D의 수신에 완료되면 ＂1＂에서 정지한다. 또한 수신데이타 D 는 수신하지 아니할때는 ＂1＂의 상태를 유지하고 ＂1＂에서＂0＂의 시작비트를 수신함으로써 수신이 시작되고 시작 비트후의 8비트를 데이타로 하고 있다.

출력 B는 동상 리세트신호 RE가 ＂0＂이기 때문에 ＂1＂이며 RE가 ＂1＂이 되는 신호

의 상승시마다 변화한다. 다음 동작에 대하여 설명한다. 우선 수신의 경우를 생각해 본다. 수신을 시작하는 동시에 클리어 신호 CL는 한 번 ＂0＂으로 떨어졌다가 바로 ＂1＂이 되는 것이다. 기록 신호 W는 수신데이타를 집적회로의 데이타버스(bus)에 기록하기 위한 신호이며 수신완료시에만 ＂1＂로 되는 펄스를 발생하며 통상은 ＂0＂으로 되어 있다. 그러므로 수신을 시작하면 패리티플래그 C는 적어도 수신이 완료될 때까지는 ＂0＂이다. 리세트 신호 RE는 통상 ＂0＂이며 수신을 시작하면 ＂1＂이 되고 수신이 완료될때까지 ＂1＂을 유지한다. 따라서 수신시작시점에서 난드게이트(7)의 출력B는 ＂1＂이 되어 있다. 그런데 신호

는 통상 ＂0＂으로, 수신하는 데이타가 ＂1＂일때마다 ＂0＂에서 ＂1＂의 펄스를 발생하는 것으로서 전술한 바와 같이 신호 A와

는 반전관계에 있다.

신호 B는 이 신호

의 ＂0＂로부터 ＂1＂로 상승을 할 때마다 ＂1＂에서 ＂0＂ 혹은 ＂0＂에서 ＂1＂로 변화한다. 여기서 신호

의 펄수수를 수신데이타의 [＂1＂의 수 +1]로 하면 수신데이타의 ＂1＂의 수가 기수일 때 신호 B는 ＂1＂로 된다. 그리고 수신완료와 동시에 기록신호 W가 ＂1＂로 되므로 패리티플래그 C는 ＂1＂이 된다. 또한 수신데이타가 ＂1＂의 수가 우수일때는 신호 B는 ＂0＂가 된다. 따라서 수신완료와 동시에 기록신호 W가 ＂1＂로 되어도 패리티플래그 C는 변하지 않고 ＂0＂그대로 된다.

즉 이 예에서는 데이타 D 의 8비트가 모두 ＂1＂이기 때문에 ＂1＂의 수는 짝수가 되고, 또 신호

는 수신데이타 D가 ＂1＂일때마다 수신 클럭신호 CLO가 ＂L＂의 기간으로 ＂1＂로 되므로, 제2도의 신호

와 같은 파형이 된다.

이 경우 제1도의 기우판정회로(1)에서 신호 RE는 수신개시전 ＂0＂임으로 출력 B는 ＂1＂에서 시작되고 제2도의 신호

에 따라서 제2도의 출력 B와 같은 파형이 된다.

출력 B는 패리티플래그회로(2)에 입력되지만 이 입력이 유효하게 되는 것은 수신이 완료한때에 발생되는 신호 W가 ＂1＂이 되었을 때이다. 따라서 수신 완료시의 출력 B의 레벨에 의하여 패리티플래그 C가 변화하게 되어 있다.

제1도의 패리티플래그회로(2)의 신호 CL는 수신개시시 ＂0＂이 된 다음 ＂1＂이 되므로 패리티플래그 C는 수신 중에는 ＂0＂으로 초기화 되어 있다. 그리고 수신 완료시, 기우 판정 회로(1)의 출력 B의 레벨에 의하여 패리티플레그 C는 전화하여 결정된다.

데이타 D의 8비트가 모두 ＂1＂인 예의 경우 수신 완료시, 출력 B가 ＂0＂이므로 신호 W와의 논리를 취하여 패리티플래그 C는 ＂0＂그대로 된다.

여기서 8비트의 ＂1＂의 수가 기수, 예를 들면 최후의 비트 D₇이 ＂0＂이면은 신호

의 ＂1＂이 하나 줄며, 따라서 상기 동작과 같은 동작에 의하여 수신완료시 출력 B는 제2도의 점선과 같이 ＂1＂이 되고 패리티플래그 C는 신호 W와 출력 B의 논리를 취하여 ＂1＂이 된다.

이와 같이 수신데이타를 수신 완료 직후에 그 수신한 데이타의 ＂1＂의 수가 기수 일시는 패리티플래그 C를 ＂1＂로하고 우수일시에는 패리티플래그 C는 ＂0＂ 그대로 둘수가 있다.

이 결과 이와 같은 패리티 플래그 C에 의하여 패리티검출이 가능하게 된다. 이상은 수신의 경우이지만, 송신의 경우도 똑같은 회로에 의하여 패리티검출이 가능하다. 예를 들면 기록 신호 W를 송신 완료 신호로 하고 송신 완료와 동시에 ＂1＂로 되는 펄스를 발생시키면 된다. 또한 신호

는 송신 데이타가 ＂1＂일 때 마다 ＂0＂에서 ＂1＂로의 펄스를 발생하는 신호로 하면 된다.

그 위에 수신 송신 공히 전송되는 데이타 중의 ＂1＂의 수 혹은 ＂0＂의 수가 기수인 경우에 패리티플래그 C를 ＂1＂에 세트하고, 혹은 우수의 경우에 ＂1＂에 세트하는 어느 경우에 있어서도 같은 회로에 의하여 쉽게 실현된다.

이 발명은 이상 설명한 바와 같이 데이타중의 ＂1＂의 수 혹은 ＂0＂의 수의 기수 또는 우수를 판별하는 기우 판정회로와, 이 기우 판정 회로의 내용에 따라 패리티플래그를 출력하는 패리티플래그로서 구성할 수 있으므로 집적 회로의 회로 면적을 대단히 적게 할 수 있어 패리티검출기구를 가진 집적 회로의 칩크기를 매우 축소 시킬 수 있는 효과가 있다.

Claims

집적회로에 있어서의 데이타의 직렬에 대한 패리티검출을 행하는 패리티검출회로에 있어서, 상기 데이타중의 ＂1＂의 수 혹은 ＂0＂의 수의 기수 또는 우수를 판별하는 기우판정회로(1)와, 기우판정 회로(1)로부터의 출력신호(B)를 입력으로 하여 데이타의 전송완료시에 상기 입력의 논리를 취한 결과를 상기 기우판정 회로(1)의 출력 내용에 따라 패리티플래그(C)를 출력하는 패리티플래그 회로(2)로 구성된 것을 특징으로 하는 패리티검출회로.