JPS61109155A - パリテイ検出回路 - Google Patents
パリテイ検出回路Info
- Publication number
- JPS61109155A JPS61109155A JP59230843A JP23084384A JPS61109155A JP S61109155 A JPS61109155 A JP S61109155A JP 59230843 A JP59230843 A JP 59230843A JP 23084384 A JP23084384 A JP 23084384A JP S61109155 A JPS61109155 A JP S61109155A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- parity
- gate
- odd
- Prior art date
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- Pending
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Correction Of Errors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、集積回路におけるデータのシリアル転送の
際のパリティ検出回路忙関するものである。
際のパリティ検出回路忙関するものである。
従来、この種の回路圧は、パリティ・イネーブルビット
や奇数パリティにするか、偶数パリティにするかの選択
ビットχ設けている。そし工、パリティ検出をする場合
、置数か偶数かのパリティ検出７行い、不一致ならばエ
ラーフラグｔセントするようＫなっている。
や奇数パリティにするか、偶数パリティにするかの選択
ビットχ設けている。そし工、パリティ検出をする場合
、置数か偶数かのパリティ検出７行い、不一致ならばエ
ラーフラグｔセントするようＫなっている。
上記のような従来のパリティ検出回路では、回路面積が
非常忙大きくなりすぎ、そのため集積回路のチップサイ
ズを大きくしてしまうという問題点があった。
非常忙大きくなりすぎ、そのため集積回路のチップサイ
ズを大きくしてしまうという問題点があった。
この発明は、上記のような問題点を解消するためになさ
ｎたもので、集積回路の本ツプサイズヶできるだけ小さ
くできるパリティ検出回路ｌ得ることン目的とするもの
である。
ｎたもので、集積回路の本ツプサイズヶできるだけ小さ
くできるパリティ検出回路ｌ得ることン目的とするもの
である。
この発明のパリティ検出回路は、集積回路においてンリ
アル忙受信さＶるデータのＩ１１″または０″の数ｔカ
ワントし、その数が奇数であるか、偶数であるか乞判別
する奇偶判定回路と、この奇偶判定回路の内容に応じて
パリテイ・フラグをセットするパリテイ・フラグ回路と
で構成さｎる。
アル忙受信さＶるデータのＩ１１″または０″の数ｔカ
ワントし、その数が奇数であるか、偶数であるか乞判別
する奇偶判定回路と、この奇偶判定回路の内容に応じて
パリテイ・フラグをセットするパリテイ・フラグ回路と
で構成さｎる。
この発明忙おいては、奇偶判定回路によってシリアルに
受信さｎるデータの”１”またはθ″の数がカクントさ
ｎ、その数が奇数であるか偶数であるかが判定さｎ、こ
の奇偶判定回路の出力でパリテイ・フラグ回路がパリテ
イ・フラグＺセットする。
受信さｎるデータの”１”またはθ″の数がカクントさ
ｎ、その数が奇数であるか偶数であるかが判定さｎ、こ
の奇偶判定回路の出力でパリテイ・フラグ回路がパリテ
イ・フラグＺセットする。
第１図はこの発明の一実施例〉示すもので、１は受信デ
ータの１”の数により変化する奇偶判定回路で、２はこ
の奇偶判定回路１の結果ン取り込むパリテイ・フラグ回
路である。
ータの１”の数により変化する奇偶判定回路で、２はこ
の奇偶判定回路１の結果ン取り込むパリテイ・フラグ回
路である。
３．８はインバータ、４．７は２人力のナントゲートで
ある。５．６．９．１０はトランスミッションゲートで
あり、互いに反転関係にある信号Ａ。
ある。５．６．９．１０はトランスミッションゲートで
あり、互いに反転関係にある信号Ａ。
信号Ａ等忙よりオン、オフが制御さｎる。
インバータ３の出力は、ナントゲート４の入力忙接続さ
ｊ、また、トランスミッションゲート５忙接続さｎる。
ｊ、また、トランスミッションゲート５忙接続さｎる。
トランスミッションゲート５は、信号Ａが”ｌ”のとき
オン状態となり、ナントゲート７の一方の入力に、イン
バータ３の出力を接続する。トランスミッションゲート
５は、信号Ａが１０″のときオフ状態となる。
オン状態となり、ナントゲート７の一方の入力に、イン
バータ３の出力を接続する。トランスミッションゲート
５は、信号Ａが１０″のときオフ状態となる。
ナントゲート４のもう一方の入力はリセット信号ＲＥＫ
接続さｎ、出力はトランスミッションゲート６に接続さ
ｎる。トランスミッションゲート６は、信号Ａが”１″
のときオン状態となり、ナントゲート４の出カン、イン
バータ３の入力に接続する。トランスミッションゲート
６は、信号Ａが“Ｏ”のときオフ状態となる。
接続さｎ、出力はトランスミッションゲート６に接続さ
ｎる。トランスミッションゲート６は、信号Ａが”１″
のときオン状態となり、ナントゲート４の出カン、イン
バータ３の入力に接続する。トランスミッションゲート
６は、信号Ａが“Ｏ”のときオフ状態となる。
ナントゲート７のもう一方の入力はリセット信号ＲＥＫ
接続′：８ｎ、出力はインバータ８の入力と接続される
。インバータ８の出力は、トランスミッションゲ−）９
Ｋｍ続さｎる。トランスミッションゲート９は、信号Ａ
が１１”のときオン状態となり、インバータ８の出力χ
、す／トゲードアの入力に接続する。トランスミッショ
ンゲート９は、信号Ａが０″のときオフ状態となる。イ
ンバータ８の出力は、トランスミッションゲート１０に
も接続さｎる。トランスミッションゲート１０は、信号
゛Ａが１１″のときオン状態となり、インバータ１の出
カンインバータ３０入力に接続する。トランスミッショ
ンゲート１０は、信号Ａが１０″のときオフ状態となる
。
接続′：８ｎ、出力はインバータ８の入力と接続される
。インバータ８の出力は、トランスミッションゲ−）９
Ｋｍ続さｎる。トランスミッションゲート９は、信号Ａ
が１１”のときオン状態となり、インバータ８の出力χ
、す／トゲードアの入力に接続する。トランスミッショ
ンゲート９は、信号Ａが０″のときオフ状態となる。イ
ンバータ８の出力は、トランスミッションゲート１０に
も接続さｎる。トランスミッションゲート１０は、信号
゛Ａが１１″のときオン状態となり、インバータ１の出
カンインバータ３０入力に接続する。トランスミッショ
ンゲート１０は、信号Ａが１０″のときオフ状態となる
。
１１．１２．１３は２人力のナントゲートであり、ナン
ドデー）１２．１３で７リツプ・フロップが構成さｎる
。１４はインバータである。Ｂけナントゲート７の出力
で、ナントゲート１１の入力忙接続さｎている。ナント
ゲート１１のもう一方の入力は、ライト信号Ｗが入力３
ｎてぃて、出力はナントゲート１２の入力に接続さｒて
いる。
ドデー）１２．１３で７リツプ・フロップが構成さｎる
。１４はインバータである。Ｂけナントゲート７の出力
で、ナントゲート１１の入力忙接続さｎている。ナント
ゲート１１のもう一方の入力は、ライト信号Ｗが入力３
ｎてぃて、出力はナントゲート１２の入力に接続さｒて
いる。
ナントゲート１２のもう一方の入力はナントゲート１３
の出力に接続さｎて、ナントゲート１２の出力はナント
ゲート１３の一方の入力に接続３ｎる。ナントゲート１
３のもう一方の入力には、クリア信号ＣＬが入力さｎる
。ナントゲート１３の出力は、インバータ１４の入力に
接続さｒている。
の出力に接続さｎて、ナントゲート１２の出力はナント
ゲート１３の一方の入力に接続３ｎる。ナントゲート１
３のもう一方の入力には、クリア信号ＣＬが入力さｎる
。ナントゲート１３の出力は、インバータ１４の入力に
接続さｒている。
Ｃはインバータ１４の出力で、パリテイ・フラグである
。
。
第２図は第１図の実施例の動作説明のためのタイミング
チャートである。この図で、データＤは“０″レベルの
スタートビットχ持つ８ピントデータとし、各ビットＹ
Ｄｏ 〜Ｄ７で表わしかつ８ビット全部が１″の場合と
する。ＣＬＯは受信クロック信号、Ａは前記受信データ
ＤＹ半すイクル遅ｎで反転させた信号、τは前述したよ
５ＶＣ信号Ａと互に反転関係にあり、信号Ａと受信りｐ
ツク信号ＣＬＯとのナンドＺとることによって得らｎる
。
チャートである。この図で、データＤは“０″レベルの
スタートビットχ持つ８ピントデータとし、各ビットＹ
Ｄｏ 〜Ｄ７で表わしかつ８ビット全部が１″の場合と
する。ＣＬＯは受信クロック信号、Ａは前記受信データ
ＤＹ半すイクル遅ｎで反転させた信号、τは前述したよ
５ＶＣ信号Ａと互に反転関係にあり、信号Ａと受信りｐ
ツク信号ＣＬＯとのナンドＺとることによって得らｎる
。
受信クロック信号ＣＬＯはデータＤのスタートビットに
より”１”から０”に立ち下がり、動作暑開始し、デー
タＤの受信が完了すると６１″でストップする。また、
データＤは通常”１”であり、”１’からＯ″のスター
トビットによりはじまり、スタートピント後の８ピント
χデータとしている。出力Ｂは、通常、リセット信号Ｒ
ＥかＯＮのため１′であり、信号Ａの立上りごとに変化
する。
より”１”から０”に立ち下がり、動作暑開始し、デー
タＤの受信が完了すると６１″でストップする。また、
データＤは通常”１”であり、”１’からＯ″のスター
トビットによりはじまり、スタートピント後の８ピント
χデータとしている。出力Ｂは、通常、リセット信号Ｒ
ＥかＯＮのため１′であり、信号Ａの立上りごとに変化
する。
次に動作につい工説明する。
まず、受信の場合を考えろ。
受信乞スタートさせると同時Ｋ、クリア信号ＣＬは一度
”Ｏ”Ｋ落ち、直ちに”ｌ’になるものである。
”Ｏ”Ｋ落ち、直ちに”ｌ’になるものである。
ライト信号Ｗは、受信データン集積回路のデータバスに
ライトするための信号で、受信完了時のみｌ″となるパ
ルス奮発生し、通常はＯ”となっている。そのため、受
信ンスタートさせるとパリテイ・フラグＣは、少なくと
も受信ｌ完了するまでは０″である。
ライトするための信号で、受信完了時のみｌ″となるパ
ルス奮発生し、通常はＯ”となっている。そのため、受
信ンスタートさせるとパリテイ・フラグＣは、少なくと
も受信ｌ完了するまでは０″である。
リセット信号ＲＥは通常は０″であり、受信タスタート
させると”１”になり、受信が完了するまで１１″を保
つ。したがって、受信スタート時点で、アンドゲート７
の出力Ｂは１”となっている。
させると”１”になり、受信が完了するまで１１″を保
つ。したがって、受信スタート時点で、アンドゲート７
の出力Ｂは１”となっている。
ところで、信号Ａは通常″Ｏ″で、受信するデータがｌ
”であるごとに、”０’″から“ｌ″のパルス奮発生す
るものであり、前述したように、信号ＡとＡは反転関係
ｖｃある。
”であるごとに、”０’″から“ｌ″のパルス奮発生す
るものであり、前述したように、信号ＡとＡは反転関係
ｖｃある。
信号３番ｔこの信号τの６０″から”１′の立ち上りご
とＫ”ｌ”から１０”あるいは０″から”１”へと変化
する。
とＫ”ｌ”から１０”あるいは０″から”１”へと変化
する。
ここで、信号Ｘのパルス数を受信データのｒ”ｌ”の数
＋１」とすると、受信データの６１の数が奇数の時、信
号Ｂは１″となる。そして、受信完了と同時にライト信
号Ｗが”１″となるため、パリテイ・フラグＣは”１″
となる。また、受信データの“ｌ”の数が偶数の時は、
信号Ｂは０゜′となる。したがって、受信完了と同時に
ライト信号Ｗが１”となっても、パリテイ・フラグＣは
変わらず１０″のままとなる。
＋１」とすると、受信データの６１の数が奇数の時、信
号Ｂは１″となる。そして、受信完了と同時にライト信
号Ｗが”１″となるため、パリテイ・フラグＣは”１″
となる。また、受信データの“ｌ”の数が偶数の時は、
信号Ｂは０゜′となる。したがって、受信完了と同時に
ライト信号Ｗが１”となっても、パリテイ・フラグＣは
変わらず１０″のままとなる。
すなわち、この例ではデータＤの８ピントがすべて１″
であるから”１”の数は偶数となり、パリテイ・フラグ
Ｃは０″であり、こ−で８ビツトの１１″の数が奇数、
例えば最後のビットＤ０が０″ならば信号Ａの”１″が
１つ少なくなり、したがって、出力Ｂは第２図の点線の
ようＫ ”ｉ”となり、パリテイ・フラグＣは”１″と
なる。
であるから”１”の数は偶数となり、パリテイ・フラグ
Ｃは０″であり、こ−で８ビツトの１１″の数が奇数、
例えば最後のビットＤ０が０″ならば信号Ａの”１″が
１つ少なくなり、したがって、出力Ｂは第２図の点線の
ようＫ ”ｉ”となり、パリテイ・フラグＣは”１″と
なる。
このように、受信データを受信完了直後に、その受信し
たデータの”１″の数が奇数の時は、パリテイ・フラグ
ａｙ″１” Ｋ Ｌ、、偶数の時は、パリテイ・フラグ
Ｃは＠０″のままにしておくことができる。この結果、
このようなパリテイ・フラグＣＫよつ℃パリティ検出が
可能となる。
たデータの”１″の数が奇数の時は、パリテイ・フラグ
ａｙ″１” Ｋ Ｌ、、偶数の時は、パリテイ・フラグ
Ｃは＠０″のままにしておくことができる。この結果、
このようなパリテイ・フラグＣＫよつ℃パリティ検出が
可能となる。
なお、以上は受信の場合７考えたが、送信の場合も同様
な回路によりパリティ検出は可能である。
な回路によりパリティ検出は可能である。
例えば、ライト信号Ｗ′ｌｔ送信完了信号にして送信を
完了すると同時Ｊ＠１″となるパルスを発生させｎばよ
い。また、信号Ａは送信データが１１”であるとと忙、
１０”から”ｌ”へのパルスを発生する信号とすｎばよ
い。さらＫ、受信でも送信でも、転送さｎるデータ中の
”１”の数あるいは′Ｏ″の数が奇数の場合Ｋ、パリテ
ィ・７ラグＣ’！ｊ”ｌ″にセントするか、あるいは偶
数の場合に”１″にセットするかのいすｎの場合も、同
様な回路忙より容易に実現できる。
完了すると同時Ｊ＠１″となるパルスを発生させｎばよ
い。また、信号Ａは送信データが１１”であるとと忙、
１０”から”ｌ”へのパルスを発生する信号とすｎばよ
い。さらＫ、受信でも送信でも、転送さｎるデータ中の
”１”の数あるいは′Ｏ″の数が奇数の場合Ｋ、パリテ
ィ・７ラグＣ’！ｊ”ｌ″にセントするか、あるいは偶
数の場合に”１″にセットするかのいすｎの場合も、同
様な回路忙より容易に実現できる。
この発明は以上説明したとおり、データ中の”１″の数
あるいは＠０”の数の奇数または偶数７判別する奇偶判
定回路と、この奇偶判定回路の内容に応じパリテイ・フ
ラグを出力するパリテイ・フラグ回路とで構成できるの
で、集積回路の回路図積を非常に小さくでき、パリティ
検出機構を持つ集積回路のチンプサイズヶ非常に縮小で
きる効果がある。
あるいは＠０”の数の奇数または偶数７判別する奇偶判
定回路と、この奇偶判定回路の内容に応じパリテイ・フ
ラグを出力するパリテイ・フラグ回路とで構成できるの
で、集積回路の回路図積を非常に小さくでき、パリティ
検出機構を持つ集積回路のチンプサイズヶ非常に縮小で
きる効果がある。
第１図はこの発明によろパリティ検出回路の一実施例〉
示す図、第２図は第１図の実施例の動作説明のためのタ
イミングチャートである。 図中、１は奇偶判定回路、２はパリテイ・フラグ回路、
３，８．１４はインバータ、４． ７，１１゜１２．１
３はナントゲート、５，６．９．１０はトランスミッシ
ョンゲートである。 代理人 大巻 増雄 （外２名） 手続補正書（自発） ３．補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者片山仁八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 明細書の発明の詳細な説明の欄および図面。 ６、補正の内容 （１）明細書第６頁４行の「Ａは」を、ｒｌｊよ」と補
正する。 （２）同じ（第６頁６行の「信号Ａ」を、「信号Ｅ」と
補正する。 （３）同じく第６頁７行の「ナンド・」を、「ノア」と
補正する。 （４）同じく第６頁１１行の「データＤは通常“１”で
あり、」を、「受信データＤは受信しない時は１”の状
態を保ち、」と補正する。 （５） 同じく第６頁１２行の［スタートビット（こ
よりはじまり、」４を、「スタートビットを受信するこ
とにより受信が始まり、」と補正する。 （６）同じ（第６頁１４行の「リセット信号ＲＥか」を
、「リセット信号ＲＥが」と補正する。 （７）同じく第６頁１５行の「であり、信号Ａ」ヲ、「
テあり、ＲＥが“１”になると信号Ａ」と補正する。 （８）同じく第７頁９行の「アンドゲート」を、「ナン
ドゲ−１・」と補正する。 （９） 同じく第８頁９行の「ピッ＋−Ｄ ｏ Ｊを
、［ピッ＋−Ｄ、Ｊと補正する。 （１０）第２図を別紙のように補正する。 以 上 −２９：
示す図、第２図は第１図の実施例の動作説明のためのタ
イミングチャートである。 図中、１は奇偶判定回路、２はパリテイ・フラグ回路、
３，８．１４はインバータ、４． ７，１１゜１２．１
３はナントゲート、５，６．９．１０はトランスミッシ
ョンゲートである。 代理人 大巻 増雄 （外２名） 手続補正書（自発） ３．補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者片山仁八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 明細書の発明の詳細な説明の欄および図面。 ６、補正の内容 （１）明細書第６頁４行の「Ａは」を、ｒｌｊよ」と補
正する。 （２）同じ（第６頁６行の「信号Ａ」を、「信号Ｅ」と
補正する。 （３）同じく第６頁７行の「ナンド・」を、「ノア」と
補正する。 （４）同じく第６頁１１行の「データＤは通常“１”で
あり、」を、「受信データＤは受信しない時は１”の状
態を保ち、」と補正する。 （５） 同じく第６頁１２行の［スタートビット（こ
よりはじまり、」４を、「スタートビットを受信するこ
とにより受信が始まり、」と補正する。 （６）同じ（第６頁１４行の「リセット信号ＲＥか」を
、「リセット信号ＲＥが」と補正する。 （７）同じく第６頁１５行の「であり、信号Ａ」ヲ、「
テあり、ＲＥが“１”になると信号Ａ」と補正する。 （８）同じく第７頁９行の「アンドゲート」を、「ナン
ドゲ−１・」と補正する。 （９） 同じく第８頁９行の「ピッ＋−Ｄ ｏ Ｊを
、［ピッ＋−Ｄ、Ｊと補正する。 （１０）第２図を別紙のように補正する。 以 上 −２９：
Claims (1)
- 集積回路におけるデータのシリアル転送におけるパリテ
イ検出を行うパリテイ検出回路において、前記データ中
の“１”の数、あるいは“０”の数の奇数または偶数を
判別する奇偶判定回路と、この奇偶判定回路の内容に応
じパリテイ・フラグを出力するパリテイ・フラグ回路と
からなることを特徴とするパリテイ検出回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59230843A JPS61109155A (ja) | 1984-11-01 | 1984-11-01 | パリテイ検出回路 |
| KR1019850006768A KR900000703B1 (ko) | 1984-11-01 | 1985-09-16 | 패리티(parity) 검출회로 |
| DE19853538808 DE3538808A1 (de) | 1984-11-01 | 1985-10-31 | Paritaetspruefer |
| US06/793,293 US4747106A (en) | 1984-11-01 | 1985-10-31 | Parity checker circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59230843A JPS61109155A (ja) | 1984-11-01 | 1984-11-01 | パリテイ検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61109155A true JPS61109155A (ja) | 1986-05-27 |
Family
ID=16914153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59230843A Pending JPS61109155A (ja) | 1984-11-01 | 1984-11-01 | パリテイ検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4747106A (ja) |
| JP (1) | JPS61109155A (ja) |
| KR (1) | KR900000703B1 (ja) |
| DE (1) | DE3538808A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02260044A (ja) * | 1989-03-31 | 1990-10-22 | Anritsu Corp | パリティ演算回路 |
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| US5691996A (en) * | 1995-12-11 | 1997-11-25 | International Business Machines Corporation | Memory implemented error detection and correction code with address parity bits |
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