JP3088144B2 - Ｆｉｆｏリセット回路 - Google Patents
Ｆｉｆｏリセット回路Info
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- JP3088144B2 JP3088144B2 JP03221197A JP22119791A JP3088144B2 JP 3088144 B2 JP3088144 B2 JP 3088144B2 JP 03221197 A JP03221197 A JP 03221197A JP 22119791 A JP22119791 A JP 22119791A JP 3088144 B2 JP3088144 B2 JP 3088144B2
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Description
【０００１】
【産業上の利用分野】本発明はＦＩＦＯ（Ｆａｓｔ−Ｉ
Ｎ・Ｆａｓｔ−ＯＵＴ）リセット回路に係り、特に２つ
のＦＩＦＯを並列に使用する場合に、２つのＦＩＦＯの
遅延量が一致しないときや、オーバーフローやアンダー
フローを起こしたときに生じる出力データの誤りを検出
することによりＦＩＦＯを正常に動作させるためのＦＩ
ＦＯのリセット回路に関するものである。
Ｎ・Ｆａｓｔ−ＯＵＴ）リセット回路に係り、特に２つ
のＦＩＦＯを並列に使用する場合に、２つのＦＩＦＯの
遅延量が一致しないときや、オーバーフローやアンダー
フローを起こしたときに生じる出力データの誤りを検出
することによりＦＩＦＯを正常に動作させるためのＦＩ
ＦＯのリセット回路に関するものである。
【０００２】
【従来の技術】従来のＦＩＦＯリセット回路の一例を図
３に示し説明する。この図３において、２１は入力デー
タａが印加されるデータ入力端子で、このデータ入力端
子２１から入力した入力データａは書き込みクロック入
力端子２２より入力した書き込みクロックｂのタイミン
グでＦＩＦＯ２３とＦＩＦＯ２４に書き込まれ、読み出
しクロックｈのタイミングでＦＩＦＯ２３から読み出し
データｃが読み出されると共にＦＩＦＯ２４から読み出
しデータｄが読み出される。そして、図３の動作説明に
供するタイミング図である図４に示すように、何れか一
方のＦＩＦＯにオーバーフローかアンダーフローが発生
し出力データが誤ったときや、データを書き込んでから
読み出されるまでの遅延量が２つのＦＩＦＯで何れかが
ずれているときなど、図４の（ｄ）に示す読み出しデー
タｃと図４の（ｅ）に示す読み出しデータｄは一致しな
い。そして、比較回路２５はこの読み出しデータｃと読
み出しデータｄを比較して、データが一致していないと
きはリセット信号ｆをＦＩＦＯ２３とＦＩＦＯ２４のリ
セット入力へ出力すると共に計数器２６へ出力する。こ
の計数器２６はリセット信号ｆを入力して一定区間のイ
ンヒビット信号ｇを出力し論理積回路２８にて読み出し
クロック入力端子２７からのクロックｅをインヒビット
として読み出しクロックｈを停止する。
３に示し説明する。この図３において、２１は入力デー
タａが印加されるデータ入力端子で、このデータ入力端
子２１から入力した入力データａは書き込みクロック入
力端子２２より入力した書き込みクロックｂのタイミン
グでＦＩＦＯ２３とＦＩＦＯ２４に書き込まれ、読み出
しクロックｈのタイミングでＦＩＦＯ２３から読み出し
データｃが読み出されると共にＦＩＦＯ２４から読み出
しデータｄが読み出される。そして、図３の動作説明に
供するタイミング図である図４に示すように、何れか一
方のＦＩＦＯにオーバーフローかアンダーフローが発生
し出力データが誤ったときや、データを書き込んでから
読み出されるまでの遅延量が２つのＦＩＦＯで何れかが
ずれているときなど、図４の（ｄ）に示す読み出しデー
タｃと図４の（ｅ）に示す読み出しデータｄは一致しな
い。そして、比較回路２５はこの読み出しデータｃと読
み出しデータｄを比較して、データが一致していないと
きはリセット信号ｆをＦＩＦＯ２３とＦＩＦＯ２４のリ
セット入力へ出力すると共に計数器２６へ出力する。こ
の計数器２６はリセット信号ｆを入力して一定区間のイ
ンヒビット信号ｇを出力し論理積回路２８にて読み出し
クロック入力端子２７からのクロックｅをインヒビット
として読み出しクロックｈを停止する。
【０００３】図３の動作説明に供するタイムチャートで
ある図４および図５において、（ａ）は書き込みクロッ
クｂを示したものであり、（ｂ）は入力データａ、
（ｃ）はクロックｅ、（ｄ）は読み出しデータｃ、
（ｅ）は読み出しデータｄ、（ｆ）はリセット信号ｆを
示したものである。なお、この図４，５において、斜線
部はデータの誤っているところを示す。
ある図４および図５において、（ａ）は書き込みクロッ
クｂを示したものであり、（ｂ）は入力データａ、
（ｃ）はクロックｅ、（ｄ）は読み出しデータｃ、
（ｅ）は読み出しデータｄ、（ｆ）はリセット信号ｆを
示したものである。なお、この図４，５において、斜線
部はデータの誤っているところを示す。
【０００４】
【発明が解決しようとする課題】この従来のＦＩＦＯリ
セット回路では、図４に示すように、データを書き込ん
でから読み出されるまでの遅延量が２つのＦＩＦＯでず
れているときや何れか一方のＦＩＦＯにオーバーフロー
やアンダーフロー等が発生したときのみデータの誤り
（図中の斜線部）を検出できた。ところが、タイミング
図である図５に示すように、データが読み出されるまで
の遅延量のずれが２つのＦＩＦＯで同時に発生したと
き、またオーバーフローやアンダーフローが同時に発生
し、２つのＦＩＦＯから読み出したデータが同じように
誤ったときなどはデータの誤り（斜線部）を検出するこ
とが不可能となり、ＦＩＦＯのリセットができず誤った
データをそのまま伝送してしまうという課題があった。
セット回路では、図４に示すように、データを書き込ん
でから読み出されるまでの遅延量が２つのＦＩＦＯでず
れているときや何れか一方のＦＩＦＯにオーバーフロー
やアンダーフロー等が発生したときのみデータの誤り
（図中の斜線部）を検出できた。ところが、タイミング
図である図５に示すように、データが読み出されるまで
の遅延量のずれが２つのＦＩＦＯで同時に発生したと
き、またオーバーフローやアンダーフローが同時に発生
し、２つのＦＩＦＯから読み出したデータが同じように
誤ったときなどはデータの誤り（斜線部）を検出するこ
とが不可能となり、ＦＩＦＯのリセットができず誤った
データをそのまま伝送してしまうという課題があった。
【０００５】
【課題を解決するための手段】本発明のＦＩＦＯリセッ
ト回路は、２個のＦＩＦＯを並列に使用して異速度間の
データの平滑化を行うデジタル通信装置において、書き
込みクロックのタイミングで入力データを書き込む第１
のＦＩＦＯと、この第１のＦＩＦＯに書き込まれる上記
入力データを遅延させる第１の遅延回路と、この第１の
遅延回路の出力を上記書き込みクロックのタイミングで
書き込む第２のＦＩＦＯと、上記第１のＦＩＦＯから読
み出しクロックのタイミングで読み出された出力データ
を上記第１の遅延回路と同じ遅延量で遅延させる第２の
遅延回路と、上記読み出しクロックで上記第２のＦＩＦ
Ｏから読み出した出力データと上記第２の遅延回路の出
力データとを入力し、２つのデータが一致していないと
きはリセット信号を上記第１のＦＩＦＯと上記第２のＦ
ＩＦＯへ出力する比較回路とから構成されるものであ
る。
ト回路は、２個のＦＩＦＯを並列に使用して異速度間の
データの平滑化を行うデジタル通信装置において、書き
込みクロックのタイミングで入力データを書き込む第１
のＦＩＦＯと、この第１のＦＩＦＯに書き込まれる上記
入力データを遅延させる第１の遅延回路と、この第１の
遅延回路の出力を上記書き込みクロックのタイミングで
書き込む第２のＦＩＦＯと、上記第１のＦＩＦＯから読
み出しクロックのタイミングで読み出された出力データ
を上記第１の遅延回路と同じ遅延量で遅延させる第２の
遅延回路と、上記読み出しクロックで上記第２のＦＩＦ
Ｏから読み出した出力データと上記第２の遅延回路の出
力データとを入力し、２つのデータが一致していないと
きはリセット信号を上記第１のＦＩＦＯと上記第２のＦ
ＩＦＯへ出力する比較回路とから構成されるものであ
る。
【０００６】
【作用】本発明においては、第１のＦＩＦＯに入力する
データを第１の遅延回路で遅延して第２のＦＩＦＯに入
力し、第１のＦＩＦＯの読み出しデータを第２の遅延回
路で遅延して遅延データを得、この遅延データと第２の
ＦＩＦＯの読み出しデータとを比較回路で比較しデータ
誤りを検出し、リセットする。
データを第１の遅延回路で遅延して第２のＦＩＦＯに入
力し、第１のＦＩＦＯの読み出しデータを第２の遅延回
路で遅延して遅延データを得、この遅延データと第２の
ＦＩＦＯの読み出しデータとを比較回路で比較しデータ
誤りを検出し、リセットする。
【０００７】
【実施例】図１は本発明によるＦＩＦＯリセット回路の
一実施例を示すブロック図である。この図１において、
１は入力データａが印加されるデータ入力端子、２は書
き込みクロック入力端子、３は書き込みクロックｂのタ
イミングで入力データを書き込むＦＩＦＯ、４はこのＦ
ＩＦＯ３に書き込まれる入力データａを遅延させる遅延
回路、５はこの遅延回路４の出力を書き込みクロックｂ
のタイミングで書き込むＦＩＦＯ、６はＦＩＦＯ３から
読み出しクロックｆのタイミングで読み出された出力デ
ータを遅延回路４と同じ遅延量で遅延させる遅延回路、
７は読み出しクロックでＦＩＦＯ５から読み出した出力
データと遅延回路６の出力データｇとを入力し、２つの
データが一致していないときはリセット信号をＦＩＦＯ
３とＦＩＦＯ４へ出力する比較回路、８は計数器、９は
読み出しクロック入力端子、１０は計数器８からのイン
ヒビット信号ｉと読み出しクロック入力端子９よりのク
ロックｊを入力とし論理積をとる論理積回路で、この論
理積回路１０の出力である読み出しクロックｆはＦＩＦ
Ｏ３，５と遅延回路６に供給されるよう、構成されてい
る。
一実施例を示すブロック図である。この図１において、
１は入力データａが印加されるデータ入力端子、２は書
き込みクロック入力端子、３は書き込みクロックｂのタ
イミングで入力データを書き込むＦＩＦＯ、４はこのＦ
ＩＦＯ３に書き込まれる入力データａを遅延させる遅延
回路、５はこの遅延回路４の出力を書き込みクロックｂ
のタイミングで書き込むＦＩＦＯ、６はＦＩＦＯ３から
読み出しクロックｆのタイミングで読み出された出力デ
ータを遅延回路４と同じ遅延量で遅延させる遅延回路、
７は読み出しクロックでＦＩＦＯ５から読み出した出力
データと遅延回路６の出力データｇとを入力し、２つの
データが一致していないときはリセット信号をＦＩＦＯ
３とＦＩＦＯ４へ出力する比較回路、８は計数器、９は
読み出しクロック入力端子、１０は計数器８からのイン
ヒビット信号ｉと読み出しクロック入力端子９よりのク
ロックｊを入力とし論理積をとる論理積回路で、この論
理積回路１０の出力である読み出しクロックｆはＦＩＦ
Ｏ３，５と遅延回路６に供給されるよう、構成されてい
る。
【０００８】図２は図１の動作説明に供するタイムチャ
ートで、（ａ）は書き込みクロックｂを示したものであ
り、（ｂ）は入力データａ、（ｃ）は遅延データｃ、
（ｄ）は読み出しクロックｆ、（ｅ）は読み出しデータ
ｄ、（ｆ）は読み出しデータｅ、（ｇ）は遅延データ
ｇ、（ｈ）はリセット信号ｈを示したものである。な
お、斜線部はデータの誤っているところを示す。そし
て、ＨはＨレベルを示し、ＬはＬレベルを示す。
ートで、（ａ）は書き込みクロックｂを示したものであ
り、（ｂ）は入力データａ、（ｃ）は遅延データｃ、
（ｄ）は読み出しクロックｆ、（ｅ）は読み出しデータ
ｄ、（ｆ）は読み出しデータｅ、（ｇ）は遅延データ
ｇ、（ｈ）はリセット信号ｈを示したものである。な
お、斜線部はデータの誤っているところを示す。そし
て、ＨはＨレベルを示し、ＬはＬレベルを示す。
【０００９】つぎに図１に示す実施例の動作図２を参照
して説明する。まず、入力端子１から入力した入力デー
タａ（図２の（ｂ））は入力端子２から入力した書き込
みクロックｂ（図２の（ａ））のタイミングでＦＩＦＯ
３へ書き込まれる。遅延回路４は入力データａを書き込
みクロックｂで１ビット遅延させた遅延データｃ（図２
の（ｃ））をＦＩＦＯ５へ出力し、このＦＩＦＯ５では
遅延データｃを書き込みクロックｂのタイミングで書き
込む。そして、ＦＩＦＯ３とＦＩＦＯ５に書き込まれた
データは読み出しクロックｆ（図２の（ｄ））のタイミ
ングでＦＩＦＯ３からは読み出しデータｄ（図２の
（ｅ））が、ＦＩＦＯ５からは読み出しデータｅ（図２
の（ｆ））がそれぞれ読み出される。ＦＩＦＯ３から読
み出された読み出しデータｄは遅延回路６に入力され、
読み出しクロックｆで１ビット遅延され遅延データｇ
（図２の（ｇ））として出力される。
して説明する。まず、入力端子１から入力した入力デー
タａ（図２の（ｂ））は入力端子２から入力した書き込
みクロックｂ（図２の（ａ））のタイミングでＦＩＦＯ
３へ書き込まれる。遅延回路４は入力データａを書き込
みクロックｂで１ビット遅延させた遅延データｃ（図２
の（ｃ））をＦＩＦＯ５へ出力し、このＦＩＦＯ５では
遅延データｃを書き込みクロックｂのタイミングで書き
込む。そして、ＦＩＦＯ３とＦＩＦＯ５に書き込まれた
データは読み出しクロックｆ（図２の（ｄ））のタイミ
ングでＦＩＦＯ３からは読み出しデータｄ（図２の
（ｅ））が、ＦＩＦＯ５からは読み出しデータｅ（図２
の（ｆ））がそれぞれ読み出される。ＦＩＦＯ３から読
み出された読み出しデータｄは遅延回路６に入力され、
読み出しクロックｆで１ビット遅延され遅延データｇ
（図２の（ｇ））として出力される。
【００１０】つぎに、比較回路７は遅延データｇと読み
出しデータｅとを入力して、各々のデータの比較を行い
一致、不一致を検出し、一致している場合はＨレベル、
不一致の場合はＬレベルとなるリセット信号ｈを（図２
の（ｈ））をＦＩＦＯ３，５と計数器８へ出力する。こ
の計数器８はリセット信号ｈを入力して、そのリセット
信号ｈがＨレベルのときはそのままＨレベルを出力し、
リセット信号ｈがＬレベルのときはＬレベル入力時点か
ら一定区間Ｌレベルとなるインヒビット信号ｉを論理積
回路１０に出力する。この論理積回路１０はインヒビッ
ト信号ｉのＬレベルの区間、読み出しクロック入力端子
９からのクロックｊをインヒビットして読み出しクロッ
クｆを出力する。
出しデータｅとを入力して、各々のデータの比較を行い
一致、不一致を検出し、一致している場合はＨレベル、
不一致の場合はＬレベルとなるリセット信号ｈを（図２
の（ｈ））をＦＩＦＯ３，５と計数器８へ出力する。こ
の計数器８はリセット信号ｈを入力して、そのリセット
信号ｈがＨレベルのときはそのままＨレベルを出力し、
リセット信号ｈがＬレベルのときはＬレベル入力時点か
ら一定区間Ｌレベルとなるインヒビット信号ｉを論理積
回路１０に出力する。この論理積回路１０はインヒビッ
ト信号ｉのＬレベルの区間、読み出しクロック入力端子
９からのクロックｊをインヒビットして読み出しクロッ
クｆを出力する。
【００１１】そして、図２にこの図１の動作タイミング
を示す。ＦＩＦＯ３とＦＩＦＯ５で同時にアンダーフロ
ーやオーバーフローが発生したとき、または何らかの原
因で出力データが誤ったとき、例えば、図中の斜線部が
誤って出力されたと仮定した場合には、比較回路７にて
この誤り部分が検出され、リセット信号ｈとして出力さ
れる。
を示す。ＦＩＦＯ３とＦＩＦＯ５で同時にアンダーフロ
ーやオーバーフローが発生したとき、または何らかの原
因で出力データが誤ったとき、例えば、図中の斜線部が
誤って出力されたと仮定した場合には、比較回路７にて
この誤り部分が検出され、リセット信号ｈとして出力さ
れる。
【００１２】
【発明の効果】以上説明したように本発明は、第１のＦ
ＩＦＯに入力するデータを第１の遅延回路で遅延して第
２のＦＩＦＯに入力し、第１のＦＩＦＯの読み出しデー
タを第２の遅延回路で遅延して遅延データを得、この遅
延データと第２のＦＩＦＯの読み出しデータとを比較回
路で比較しデータ誤りを検出し、リセットするようにし
たので、２つのＦＩＦＯを並列に使用したときにオーバ
ーフローやアンダーフロー等が同時に発生し、両方のＦ
ＩＦＯから読み出したデータが同じように誤った場合の
データ誤りを検出することができるという効果を有す
る。
ＩＦＯに入力するデータを第１の遅延回路で遅延して第
２のＦＩＦＯに入力し、第１のＦＩＦＯの読み出しデー
タを第２の遅延回路で遅延して遅延データを得、この遅
延データと第２のＦＩＦＯの読み出しデータとを比較回
路で比較しデータ誤りを検出し、リセットするようにし
たので、２つのＦＩＦＯを並列に使用したときにオーバ
ーフローやアンダーフロー等が同時に発生し、両方のＦ
ＩＦＯから読み出したデータが同じように誤った場合の
データ誤りを検出することができるという効果を有す
る。
【図１】本発明によるＦＩＦＯリセット回路の一実施例
を示すブロック図である。
を示すブロック図である。
【図２】図１の動作説明に供するタイムチャートであ
る。
る。
【図３】従来のＦＩＦＯリセット回路の一例を示すブロ
ック図である。
ック図である。
【図４】図３の動作説明に供するタイムチャートであ
る。
る。
【図５】図３の動作説明に供するタイムチャートであ
る。
る。
１ データ入力端子 ２ 書き込みクロック入力端子 ３ ＦＩＦＯ回路 ４ 遅延回路 ５ ＦＩＦＯ回路 ６ 遅延回路 ７ 比較回路 ８ 計数器 ９ 読み出しクロック入力端子 １０ 論理積回路
フロントページの続き (56)参考文献 特開 昭62−3482（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 7/00 318 G06F 5/06 H04L 13/00 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (1)
- 【請求項１】 ２個のＦＩＦＯを並列に使用して異速度
間のデータの平滑化を行うデジタル通信装置において、
書き込みクロックのタイミングで入力データを書き込む
第１のＦＩＦＯと、この第１のＦＩＦＯに書き込まれる
前記入力データを遅延させる第１の遅延回路と、この第
１の遅延回路の出力を前記書き込みクロックのタイミン
グで書き込む第２のＦＩＦＯと、前記第１のＦＩＦＯか
ら読み出しクロックのタイミングで読み出された出力デ
ータを前記第１の遅延回路と同じ遅延量で遅延させる第
２の遅延回路と、前記読み出しクロックで前記第２のＦ
ＩＦＯから読み出した出力データと前記第２の遅延回路
の出力データとを入力し，２つのデータが一致していな
いときはリセット信号を前記第１のＦＩＦＯと前記第２
のＦＩＦＯへ出力する比較回路とから構成されることを
特徴とするＦＩＦＯリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03221197A JP3088144B2 (ja) | 1991-08-07 | 1991-08-07 | Ｆｉｆｏリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03221197A JP3088144B2 (ja) | 1991-08-07 | 1991-08-07 | Ｆｉｆｏリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0541079A JPH0541079A (ja) | 1993-02-19 |
| JP3088144B2 true JP3088144B2 (ja) | 2000-09-18 |
Family
ID=16762994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03221197A Expired - Fee Related JP3088144B2 (ja) | 1991-08-07 | 1991-08-07 | Ｆｉｆｏリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3088144B2 (ja) |
-
1991
- 1991-08-07 JP JP03221197A patent/JP3088144B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0541079A (ja) | 1993-02-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |