JPH05334206A - インターフェース制御装置 - Google Patents
インターフェース制御装置Info
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- JPH05334206A JPH05334206A JP4139429A JP13942992A JPH05334206A JP H05334206 A JPH05334206 A JP H05334206A JP 4139429 A JP4139429 A JP 4139429A JP 13942992 A JP13942992 A JP 13942992A JP H05334206 A JPH05334206 A JP H05334206A
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- bus
- signal
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Bus Control (AREA)
Abstract
(57)【要約】
【目的】本発明の目的はバスを通じてデータを転送する
ときに、バス信号を変換するためのバス駆動による消費
電力およびそれに伴う発熱量を削減し、結果的にコンピ
ュータの高性能化およびデータ処理単位の増大化を図る
ことができるインターフェース制御装置を提供すること
にある。 【構成】バス信号極性判断回路５は、送信時に送信デー
タを構成するビット列の極性とバス３のバス信号の極性
とを比較し、送信データに応じてバス信号の極性を反転
するビット数が非反転ビット数より大きい場合に反転フ
ラグ信号Ｆを出力する。送信データ極性反転回路６は、
バス信号極性判断回路５から出力される反転フラグ信号
Ｆに応じて、送信データのビット列を反転しバス３に出
力する。受信データ極性反転回路７は、バス３により転
送される送信データに応じたバス信号を受信し、反転フ
ラグ信号Ｆに応じてバス信号を反転して受信データを生
成する。
ときに、バス信号を変換するためのバス駆動による消費
電力およびそれに伴う発熱量を削減し、結果的にコンピ
ュータの高性能化およびデータ処理単位の増大化を図る
ことができるインターフェース制御装置を提供すること
にある。 【構成】バス信号極性判断回路５は、送信時に送信デー
タを構成するビット列の極性とバス３のバス信号の極性
とを比較し、送信データに応じてバス信号の極性を反転
するビット数が非反転ビット数より大きい場合に反転フ
ラグ信号Ｆを出力する。送信データ極性反転回路６は、
バス信号極性判断回路５から出力される反転フラグ信号
Ｆに応じて、送信データのビット列を反転しバス３に出
力する。受信データ極性反転回路７は、バス３により転
送される送信データに応じたバス信号を受信し、反転フ
ラグ信号Ｆに応じてバス信号を反転して受信データを生
成する。
Description
【０００１】
【産業上の利用分野】本発明は、特にデータ送受信を行
なうバス信号線からなるインターフェース回路を制御す
るインターフェース制御装置に関する。
なうバス信号線からなるインターフェース回路を制御す
るインターフェース制御装置に関する。
【０００２】
【従来の技術】従来、コンピュータシステムでは、ＣＰ
Ｕやメモリ等の回路間をバスにより接続し、このバスを
通じてデータ（アドレスも含む）の送受信が行われてい
る。バスは、データのビット幅に応じた信号線数のバス
幅を有する。
Ｕやメモリ等の回路間をバスにより接続し、このバスを
通じてデータ（アドレスも含む）の送受信が行われてい
る。バスは、データのビット幅に応じた信号線数のバス
幅を有する。
【０００３】ところで、バスによりデータを転送すると
き、バスドライバにより、データのビット列の極性に応
じてバス信号の極性を反転する。即ち、各バス信号が論
理レベル“０”の状態で、例えば８ビットのデータを転
送する場合に、ビット列の５ビット分が論理レベル
“１”であれば、その５ビット分に対応する各バス信号
を論理レベル“０”から論理レベル“１”に変換（反
転）することになる。
き、バスドライバにより、データのビット列の極性に応
じてバス信号の極性を反転する。即ち、各バス信号が論
理レベル“０”の状態で、例えば８ビットのデータを転
送する場合に、ビット列の５ビット分が論理レベル
“１”であれば、その５ビット分に対応する各バス信号
を論理レベル“０”から論理レベル“１”に変換（反
転）することになる。
【０００４】このようにデータ転送時に、バスドライバ
により各バス信号を変換して駆動する場合に、データの
ビット数に比例してバスドライバの消費電力およびそれ
に伴う回路内の発熱量が増大する。
により各バス信号を変換して駆動する場合に、データの
ビット数に比例してバスドライバの消費電力およびそれ
に伴う回路内の発熱量が増大する。
【０００５】
【発明が解決しようとする課題】従来のコンピュータシ
ステムにおいて、データをバスにより転送するときに、
バスドライバにより、データのビット列の極性に応じて
バス信号の極性を反転する必要がある。このため、デー
タのビット数に比例してバスドライバの消費電力および
それに伴う回路内の発熱量が増大する傾向がある。
ステムにおいて、データをバスにより転送するときに、
バスドライバにより、データのビット列の極性に応じて
バス信号の極性を反転する必要がある。このため、デー
タのビット数に比例してバスドライバの消費電力および
それに伴う回路内の発熱量が増大する傾向がある。
【０００６】特に、システムの高性能化およびデータ処
理単位の増大化を図る場合に、バスによりデータ転送時
に、システム内の消費電力や発熱が増大化し、最悪の場
合にはシステムの動作に支障を来すこともある。
理単位の増大化を図る場合に、バスによりデータ転送時
に、システム内の消費電力や発熱が増大化し、最悪の場
合にはシステムの動作に支障を来すこともある。
【０００７】本発明の目的は、バスを通じてデータを転
送するときに、バス信号を変換するためのバス駆動によ
る消費電力およびそれに伴う発熱量を削減し、結果的に
コンピュータの高性能化およびデータ処理単位の増大化
を図ることができるインターフェース制御装置を提供す
ることにある。
送するときに、バス信号を変換するためのバス駆動によ
る消費電力およびそれに伴う発熱量を削減し、結果的に
コンピュータの高性能化およびデータ処理単位の増大化
を図ることができるインターフェース制御装置を提供す
ることにある。
【０００８】
【課題を解決するための手段】本発明は、送信側回路と
受信側回路とを接続したバスによりデータの転送を行な
うインターフェース制御装置において、送信データに応
じてバス信号の極性を反転するビット数が非反転ビット
数より大きい場合に反転フラグ信号を出力する信号極性
判断手段、反転フラグ信号に応じて送信データのビット
列を反転してバス手段に出力する送信データ極性反転手
段および反転フラグ信号に応じてバス信号を反転して受
信データを生成する受信データ極性反転手段を備えた装
置である。
受信側回路とを接続したバスによりデータの転送を行な
うインターフェース制御装置において、送信データに応
じてバス信号の極性を反転するビット数が非反転ビット
数より大きい場合に反転フラグ信号を出力する信号極性
判断手段、反転フラグ信号に応じて送信データのビット
列を反転してバス手段に出力する送信データ極性反転手
段および反転フラグ信号に応じてバス信号を反転して受
信データを生成する受信データ極性反転手段を備えた装
置である。
【０００９】
【作用】本発明では、信号極性判断手段は、送信時に送
信データを構成するビット列の極性とバス手段のバス信
号の極性とを比較し、送信データに応じてバス信号の極
性を反転するビット数が非反転ビット数より大きい場合
に反転フラグ信号を出力する。送信データ極性反転手段
は、信号極性判断手段から出力される反転フラグ信号に
応じて、送信データのビット列を反転しバス手段に出力
する。受信データ極性反転手段は、バス手段により転送
される送信データに応じたバス信号を受信し、信号極性
判断手段から出力される反転フラグ信号に応じてバス信
号を反転して受信データを生成する。
信データを構成するビット列の極性とバス手段のバス信
号の極性とを比較し、送信データに応じてバス信号の極
性を反転するビット数が非反転ビット数より大きい場合
に反転フラグ信号を出力する。送信データ極性反転手段
は、信号極性判断手段から出力される反転フラグ信号に
応じて、送信データのビット列を反転しバス手段に出力
する。受信データ極性反転手段は、バス手段により転送
される送信データに応じたバス信号を受信し、信号極性
判断手段から出力される反転フラグ信号に応じてバス信
号を反転して受信データを生成する。
【００１０】
【実施例】以下図面を参照して本発明の実施例を説明す
る。
る。
【００１１】図１は同実施例に係わるインターフェース
制御装置の構成を示すブロック図、図２は同実施例に係
わる送信データ極性反転回路６および受信データ極性反
転回路７の具体的構成を示すブロック図、図３は同実施
例に係わるバス信号極性判断回路５の具体的構成を示す
ブロック図、図４は同実施例の動作を説明するための概
念図、図５は同実施例の動作を説明するためのフローチ
ャートである。
制御装置の構成を示すブロック図、図２は同実施例に係
わる送信データ極性反転回路６および受信データ極性反
転回路７の具体的構成を示すブロック図、図３は同実施
例に係わるバス信号極性判断回路５の具体的構成を示す
ブロック図、図４は同実施例の動作を説明するための概
念図、図５は同実施例の動作を説明するためのフローチ
ャートである。
【００１２】本装置は、図１に示すように、送信側回路
（ＬＳＩ）１と受信側回路（ＬＳＩ）２とをバス３によ
り接続した構成からなる。バス３は、送信データＴＤの
ビット数に応じた複数のバス信号線からなり、送信デー
タＴＤのビット列の極性に応じて各バス信号の極性を反
転して受信側回路２に転送する。
（ＬＳＩ）１と受信側回路（ＬＳＩ）２とをバス３によ
り接続した構成からなる。バス３は、送信データＴＤの
ビット数に応じた複数のバス信号線からなり、送信デー
タＴＤのビット列の極性に応じて各バス信号の極性を反
転して受信側回路２に転送する。
【００１３】送信側回路１は、本発明の要旨に係わる送
信データ極性反転回路６およびバス信号極性判断回路５
を有する。送信データ極性反転回路６は、例えばコンピ
ュータのＣＰＵから出力される送信データＴＤのビット
列（例えば８ビット）において、バス信号極性判断回路
５から出力される反転フラグ信号Ｆの論理レベルに応じ
て、ビット列の所定ビットを反転する回路である。
信データ極性反転回路６およびバス信号極性判断回路５
を有する。送信データ極性反転回路６は、例えばコンピ
ュータのＣＰＵから出力される送信データＴＤのビット
列（例えば８ビット）において、バス信号極性判断回路
５から出力される反転フラグ信号Ｆの論理レベルに応じ
て、ビット列の所定ビットを反転する回路である。
【００１４】バス信号極性判断回路５は、バス３のバス
信号極性と送信データＴＤのビット列の極性とを比較
し、送信データＴＤに応じてバス信号の極性を反転する
ビット数が非反転ビット数より大きい場合に、論理レベ
ル“１”の反転フラグ信号Ｆを出力する。また、反転す
るビット数が非反転ビット数以下であれば、論理レベル
“０”の反転フラグ信号Ｆを出力する。バス信号極性判
断回路５は、反転フラグ信号Ｆを送信データ極性反転回
路６に出力すると共に、制御信号線４を通じて受信側回
路２の受信データ極性反転回路７に出力する。
信号極性と送信データＴＤのビット列の極性とを比較
し、送信データＴＤに応じてバス信号の極性を反転する
ビット数が非反転ビット数より大きい場合に、論理レベ
ル“１”の反転フラグ信号Ｆを出力する。また、反転す
るビット数が非反転ビット数以下であれば、論理レベル
“０”の反転フラグ信号Ｆを出力する。バス信号極性判
断回路５は、反転フラグ信号Ｆを送信データ極性反転回
路６に出力すると共に、制御信号線４を通じて受信側回
路２の受信データ極性反転回路７に出力する。
【００１５】受信データ極性反転回路７は、反転フラグ
信号Ｆに応じてバス３を通じて転送されるバス信号の極
性を反転して、送信データＴＤに対応する受信データＲ
Ｄを生成する回路である。
信号Ｆに応じてバス３を通じて転送されるバス信号の極
性を反転して、送信データＴＤに対応する受信データＲ
Ｄを生成する回路である。
【００１６】送信データ極性反転回路６および受信デー
タ極性反転回路７は、具体的には図２に示すように、論
理ゲート回路群から構成されている。
タ極性反転回路７は、具体的には図２に示すように、論
理ゲート回路群から構成されている。
【００１７】送信データ極性反転回路６は、送信データ
ＴＤの各ビットＴＤ０〜ＴＤ７に対応して設けられた複
数の排他的論理和回路（ＥＸオア回路）8-0 〜8-7 およ
びレジスタ９からなる。ＥＸオア回路8-0 〜8-7 は、各
第１の入力端子には反転フラグ信号Ｆが入力されて、各
第２の入力端子にはそれぞれ対応する送信データＴＤの
各ビットＴＤ０〜ＴＤ７が入力される。レジスタ９は、
ＥＸオア回路8-0 〜8-7 からの出力信号を保持しバス３
に出力する。
ＴＤの各ビットＴＤ０〜ＴＤ７に対応して設けられた複
数の排他的論理和回路（ＥＸオア回路）8-0 〜8-7 およ
びレジスタ９からなる。ＥＸオア回路8-0 〜8-7 は、各
第１の入力端子には反転フラグ信号Ｆが入力されて、各
第２の入力端子にはそれぞれ対応する送信データＴＤの
各ビットＴＤ０〜ＴＤ７が入力される。レジスタ９は、
ＥＸオア回路8-0 〜8-7 からの出力信号を保持しバス３
に出力する。
【００１８】バス３はＥＸオア回路8-0 〜8-7 からの出
力信号に対応する各バス信号ＢＤ０〜ＢＤ７を受信側回
路２に転送すると共に、バス信号極性判断回路５に出力
する。
力信号に対応する各バス信号ＢＤ０〜ＢＤ７を受信側回
路２に転送すると共に、バス信号極性判断回路５に出力
する。
【００１９】受信データ極性反転回路７はＥＸオア回路
10-0〜10-7からなる。ＥＸオア回路10-0〜10-7は、各第
１の入力端子には反転フラグ信号Ｆが入力されて、各第
２の入力端子にはそれぞれ対応するバス信号ＢＤ０〜Ｂ
Ｄ７が入力される。受信データ極性反転回路７はＥＸオ
ア回路10-0〜10-7から送信データＴＤの各ビットＴＤ０
〜ＴＤ７に対応する各ビットＲＤ０〜ＲＤ７の受信デー
タＲＤを出力する。
10-0〜10-7からなる。ＥＸオア回路10-0〜10-7は、各第
１の入力端子には反転フラグ信号Ｆが入力されて、各第
２の入力端子にはそれぞれ対応するバス信号ＢＤ０〜Ｂ
Ｄ７が入力される。受信データ極性反転回路７はＥＸオ
ア回路10-0〜10-7から送信データＴＤの各ビットＴＤ０
〜ＴＤ７に対応する各ビットＲＤ０〜ＲＤ７の受信デー
タＲＤを出力する。
【００２０】バス信号極性判断回路５は、具体的には図
３に示すように、論理ゲート回路群から構成されてい
る。即ち、バス信号極性判断回路５は、入力側のＥＸオ
ア回路20-0〜20-7と出力側のオア回路７２との間に、論
理ゲート回路群が設けられて、バス信号ＢＤ０〜ＢＤ７
の各極性と送信データＴＤのビットＴＤ０〜ＴＤ７の各
極性とを比較する。この比較結果により、バス信号ＢＤ
０〜ＢＤ７の極性を反転するビット数が非反転ビット数
より大きい場合に、論理レベル“１”の反転フラグ信号
Ｆを出力し、反転するビット数が非反転ビット数以下で
あれば論理レベル“０”の反転フラグ信号Ｆを出力す
る。
３に示すように、論理ゲート回路群から構成されてい
る。即ち、バス信号極性判断回路５は、入力側のＥＸオ
ア回路20-0〜20-7と出力側のオア回路７２との間に、論
理ゲート回路群が設けられて、バス信号ＢＤ０〜ＢＤ７
の各極性と送信データＴＤのビットＴＤ０〜ＴＤ７の各
極性とを比較する。この比較結果により、バス信号ＢＤ
０〜ＢＤ７の極性を反転するビット数が非反転ビット数
より大きい場合に、論理レベル“１”の反転フラグ信号
Ｆを出力し、反転するビット数が非反転ビット数以下で
あれば論理レベル“０”の反転フラグ信号Ｆを出力す
る。
【００２１】具体的な回路構成としては、ＥＸオア回路
20-0〜20-7を４グループに分割した場合に、各グループ
の２個のＥＸオア回路20-0〜20-7の各出力信号を入力と
するオア回路30-0〜30-3およびアンド回路40-0〜40-3が
設けられている。オア回路30-0〜30-3は、それぞれの出
力信号Ｌ１０，Ｌ３２，Ｌ５４，Ｌ７６をＥＸノア回路
80-0〜80-7の各第１の入力端子に出力する。アンド回路
40-0〜40-3は、それぞれの出力信号Ｈ１０，Ｈ３２，Ｈ
５４，Ｈ７６をＥＸノア回路80-0〜80-7の各第２の入力
端子に出力する。
20-0〜20-7を４グループに分割した場合に、各グループ
の２個のＥＸオア回路20-0〜20-7の各出力信号を入力と
するオア回路30-0〜30-3およびアンド回路40-0〜40-3が
設けられている。オア回路30-0〜30-3は、それぞれの出
力信号Ｌ１０，Ｌ３２，Ｌ５４，Ｌ７６をＥＸノア回路
80-0〜80-7の各第１の入力端子に出力する。アンド回路
40-0〜40-3は、それぞれの出力信号Ｈ１０，Ｈ３２，Ｈ
５４，Ｈ７６をＥＸノア回路80-0〜80-7の各第２の入力
端子に出力する。
【００２２】アンド回路40-0〜40-3は、それぞれの出力
信号Ｈ１０，Ｈ３２，Ｈ５４，Ｈ７６および各インバー
タ50-0〜50-3により反転された各出力信号Ｈ１０Ｉ，Ｈ
３２Ｉ，Ｈ５４Ｉ，Ｈ７６Ｉを、図３に示すように、ア
ンド回路60-0〜60-8の各入力端子に出力する。アンド回
路60-6〜60-8は各出力信号をオア回路７０の第１〜第３
の入力端子に出力する。一方、アンド回路60-0〜60-5は
各出力信号をオア回路７１の第１〜第６の入力端子に出
力する。
信号Ｈ１０，Ｈ３２，Ｈ５４，Ｈ７６および各インバー
タ50-0〜50-3により反転された各出力信号Ｈ１０Ｉ，Ｈ
３２Ｉ，Ｈ５４Ｉ，Ｈ７６Ｉを、図３に示すように、ア
ンド回路60-0〜60-8の各入力端子に出力する。アンド回
路60-6〜60-8は各出力信号をオア回路７０の第１〜第３
の入力端子に出力する。一方、アンド回路60-0〜60-5は
各出力信号をオア回路７１の第１〜第６の入力端子に出
力する。
【００２３】ＥＸノア回路80-0〜80-7は各出力信号をナ
ンド回路９０の第１〜第４の入力端子に出力する。ナン
ド回路９０は出力信号をアンド回路９１の第１の入力端
子に出力する。アンド回路９１は第２の入力端子にはオ
ア回路７１の出力信号が入力されて、出力信号をオア回
路７２の第１の入力端子に出力する。オア回路７２は第
２の入力端子にはオア回路７０の出力信号が入力され
て、出力信号である反転フラグ信号Ｆを出力する。
ンド回路９０の第１〜第４の入力端子に出力する。ナン
ド回路９０は出力信号をアンド回路９１の第１の入力端
子に出力する。アンド回路９１は第２の入力端子にはオ
ア回路７１の出力信号が入力されて、出力信号をオア回
路７２の第１の入力端子に出力する。オア回路７２は第
２の入力端子にはオア回路７０の出力信号が入力され
て、出力信号である反転フラグ信号Ｆを出力する。
【００２４】次に、同実施例の動作を説明する。
【００２５】まず、例えばＣＰＵから送信データＴＤが
送信側回路１に供給されると（図５のステップＳ１）、
バス信号極性判断回路５は極性判断処理を実行する（ス
テップＳ２）。即ち、送信前のバス３の各バス信号ＢＤ
０〜ＢＤ７の各極性と送信データＴＤのビットＴＤ０〜
ＴＤ７の各極性とを比較し、比較結果に応じて論理レベ
ル“１”または論理レベル“０”の反転フラグ信号Ｆを
出力する。
送信側回路１に供給されると（図５のステップＳ１）、
バス信号極性判断回路５は極性判断処理を実行する（ス
テップＳ２）。即ち、送信前のバス３の各バス信号ＢＤ
０〜ＢＤ７の各極性と送信データＴＤのビットＴＤ０〜
ＴＤ７の各極性とを比較し、比較結果に応じて論理レベ
ル“１”または論理レベル“０”の反転フラグ信号Ｆを
出力する。
【００２６】ここで、図４（Ａ）に示すように、送信前
の各バス信号ＢＤ０〜ＢＤ７の極性は全て論理レベル
“０”であり、送信データＴＤのビットＴＤ０〜ＴＤ７
の各極性はＴＤ６，ＴＤ７が論理レベル“０”で、他の
ビットＴＤ０〜ＴＤ５が全て論理レベル“１”であると
想定する。
の各バス信号ＢＤ０〜ＢＤ７の極性は全て論理レベル
“０”であり、送信データＴＤのビットＴＤ０〜ＴＤ７
の各極性はＴＤ６，ＴＤ７が論理レベル“０”で、他の
ビットＴＤ０〜ＴＤ５が全て論理レベル“１”であると
想定する。
【００２７】ところで、送信前の各バス信号ＢＤ０〜Ｂ
Ｄ７の中で、ビットＴＤ０〜ＴＤ７の各極性に応じて反
転すべきビット数（バス信号数）Ｃｂは「６」であり、
非反転ビット数Ｕｂは「２」である。したがって、この
例では、反転すべきビット数Ｃｂの方が非反転ビット数
Ｕｂより大きくなる。
Ｄ７の中で、ビットＴＤ０〜ＴＤ７の各極性に応じて反
転すべきビット数（バス信号数）Ｃｂは「６」であり、
非反転ビット数Ｕｂは「２」である。したがって、この
例では、反転すべきビット数Ｃｂの方が非反転ビット数
Ｕｂより大きくなる。
【００２８】バス信号極性判断回路５は、図３に示す論
理ゲート回路群の動作（図４（Ａ）にゲート回路の出力
状態を示す）により、「Ｃｂ＞Ｕｂ」のときには、論理
レベル“１”の反転フラグ信号Ｆを出力する（ステップ
Ｓ３のＮＯ，Ｓ４）。
理ゲート回路群の動作（図４（Ａ）にゲート回路の出力
状態を示す）により、「Ｃｂ＞Ｕｂ」のときには、論理
レベル“１”の反転フラグ信号Ｆを出力する（ステップ
Ｓ３のＮＯ，Ｓ４）。
【００２９】送信データ極性反転回路６は、バス信号極
性判断回路５からの論理レベル“１”の反転フラグ信号
Ｆに応じて、送信データＴＤのビットＴＤ０〜ＴＤ７の
各極性を反転する（ステップＳ５）。これにより、バス
３は、図示しないバスドライバにより、ビットＴＤ０〜
ＴＤ７の各極性に応じた「１１００００００」のバス信
号ＢＤ０〜ＢＤ７を受信側回路２に転送する。即ち、バ
ス３は、送信前の状態に対して２ビットのＴＤ７，ＴＤ
６に相当するバス信号ＢＤ７，ＢＤ６の反転駆動がなさ
れたことになる。
性判断回路５からの論理レベル“１”の反転フラグ信号
Ｆに応じて、送信データＴＤのビットＴＤ０〜ＴＤ７の
各極性を反転する（ステップＳ５）。これにより、バス
３は、図示しないバスドライバにより、ビットＴＤ０〜
ＴＤ７の各極性に応じた「１１００００００」のバス信
号ＢＤ０〜ＢＤ７を受信側回路２に転送する。即ち、バ
ス３は、送信前の状態に対して２ビットのＴＤ７，ＴＤ
６に相当するバス信号ＢＤ７，ＢＤ６の反転駆動がなさ
れたことになる。
【００３０】受信データ極性反転回路７は、バス３を通
じて受信したバス信号ＢＤ０〜ＢＤ７の各極性を、バス
信号極性判断回路５からの論理レベル“１”の反転フラ
グ信号Ｆに応じて反転する。これにより、受信データ極
性反転回路７は、図４（Ａ）に示す送信データＴＤのビ
ットＴＤ０〜ＴＤ７の各極性に対応する受信データＲＤ
０〜ＲＤ７を生成し（ステップＳ６）、例えばコンピュ
ータの入出力装置に転送する。
じて受信したバス信号ＢＤ０〜ＢＤ７の各極性を、バス
信号極性判断回路５からの論理レベル“１”の反転フラ
グ信号Ｆに応じて反転する。これにより、受信データ極
性反転回路７は、図４（Ａ）に示す送信データＴＤのビ
ットＴＤ０〜ＴＤ７の各極性に対応する受信データＲＤ
０〜ＲＤ７を生成し（ステップＳ６）、例えばコンピュ
ータの入出力装置に転送する。
【００３１】一方、図４（Ｂ）に示すように、送信前の
各バス信号ＢＤ０〜ＢＤ７の極性が「１１１１１００
０」であり、送信データＴＤのビットＴＤ０〜ＴＤ７の
各極性はＴＤ１，ＴＤ０が論理レベル“０”で、他のビ
ットＴＤ２〜ＴＤ７が全て論理レベル“１”であると想
定する。
各バス信号ＢＤ０〜ＢＤ７の極性が「１１１１１００
０」であり、送信データＴＤのビットＴＤ０〜ＴＤ７の
各極性はＴＤ１，ＴＤ０が論理レベル“０”で、他のビ
ットＴＤ２〜ＴＤ７が全て論理レベル“１”であると想
定する。
【００３２】送信前の各バス信号ＢＤ０〜ＢＤ７の中
で、ビットＴＤ０〜ＴＤ７の各極性に応じて反転すべき
ビット数Ｃｂは「１」であり、非反転ビット数Ｕｂは
「７」である。したがって、この例では、反転すべきビ
ット数Ｃｂは非反転ビット数Ｕｂ以下である。
で、ビットＴＤ０〜ＴＤ７の各極性に応じて反転すべき
ビット数Ｃｂは「１」であり、非反転ビット数Ｕｂは
「７」である。したがって、この例では、反転すべきビ
ット数Ｃｂは非反転ビット数Ｕｂ以下である。
【００３３】したがって、バス信号極性判断回路５は、
図３に示す論理ゲート回路群の動作（図４（Ｂ）にゲー
ト回路の出力状態を示す）により、「Ｃｂ≦Ｕｂ」とな
るため、論理レベル“０”の反転フラグ信号Ｆを出力す
る（ステップＳ３のＹＥＳ，Ｓ７）。
図３に示す論理ゲート回路群の動作（図４（Ｂ）にゲー
ト回路の出力状態を示す）により、「Ｃｂ≦Ｕｂ」とな
るため、論理レベル“０”の反転フラグ信号Ｆを出力す
る（ステップＳ３のＹＥＳ，Ｓ７）。
【００３４】送信データ極性反転回路６は、バス信号極
性判断回路５からの論理レベル“０”の反転フラグ信号
Ｆに応じて、送信データＴＤのビットＴＤ０〜ＴＤ７の
各極性を反転せずにそのままレジスタ９にセットする。
これにより、バス３は、ビットＴＤ２に対応するバス信
号ＢＤ２の極性のみを反転して、ビットＴＤ０〜ＴＤ７
の各極性に応じた「１１１１１１００」のバス信号ＢＤ
０〜ＢＤ７を受信側回路２に転送する（ステップＳ
８）。
性判断回路５からの論理レベル“０”の反転フラグ信号
Ｆに応じて、送信データＴＤのビットＴＤ０〜ＴＤ７の
各極性を反転せずにそのままレジスタ９にセットする。
これにより、バス３は、ビットＴＤ２に対応するバス信
号ＢＤ２の極性のみを反転して、ビットＴＤ０〜ＴＤ７
の各極性に応じた「１１１１１１００」のバス信号ＢＤ
０〜ＢＤ７を受信側回路２に転送する（ステップＳ
８）。
【００３５】受信データ極性反転回路７は、論理レベル
“０”の反転フラグ信号Ｆに応じて、バス３を通じて受
信したバス信号ＢＤ０〜ＢＤ７の各極性に対応する受信
データＲＤ０〜ＲＤ７を生成する（ステップＳ９）。こ
れにより、受信データ極性反転回路７は、図４（Ｂ）に
示す送信データＴＤのビットＴＤ０〜ＴＤ７の各極性に
対応する受信データＲＤ０〜ＲＤ７を生成する。
“０”の反転フラグ信号Ｆに応じて、バス３を通じて受
信したバス信号ＢＤ０〜ＢＤ７の各極性に対応する受信
データＲＤ０〜ＲＤ７を生成する（ステップＳ９）。こ
れにより、受信データ極性反転回路７は、図４（Ｂ）に
示す送信データＴＤのビットＴＤ０〜ＴＤ７の各極性に
対応する受信データＲＤ０〜ＲＤ７を生成する。
【００３６】このようにして、送信前の各バス信号ＢＤ
０〜ＢＤ７の極性を、送信データＴＤに応じて反転すべ
きビット数Ｃｂが、非反転ビット数Ｕｂより大きい場合
には、論理レベル“１”の反転フラグ信号Ｆに応じて、
送信データＴＤのビット列ＴＤ０〜ＴＤ７の各極性を反
転させる。これにより、バス３では、反転した送信デー
タＴＤに応じて非反転ビット数Ｕｂに相当するビット数
のバス信号のみを反転する駆動（バスドライバによる）
が実行される。
０〜ＢＤ７の極性を、送信データＴＤに応じて反転すべ
きビット数Ｃｂが、非反転ビット数Ｕｂより大きい場合
には、論理レベル“１”の反転フラグ信号Ｆに応じて、
送信データＴＤのビット列ＴＤ０〜ＴＤ７の各極性を反
転させる。これにより、バス３では、反転した送信デー
タＴＤに応じて非反転ビット数Ｕｂに相当するビット数
のバス信号のみを反転する駆動（バスドライバによる）
が実行される。
【００３７】したがって、従来では反転すべきビット数
Ｃｂに応じたバス信号の反転駆動に対して、非反転ビッ
ト数Ｕｂに相当するビット数のバス信号のみを反転駆動
するため、ビット数に比例したバスドライバの消費電力
およびそれに伴う発熱量を大幅に削減することが可能と
なる。
Ｃｂに応じたバス信号の反転駆動に対して、非反転ビッ
ト数Ｕｂに相当するビット数のバス信号のみを反転駆動
するため、ビット数に比例したバスドライバの消費電力
およびそれに伴う発熱量を大幅に削減することが可能と
なる。
【００３８】なお、受信データ極性反転回路７により、
バス３からのバス信号から送信データＴＤに相当する受
信データを再生するために、ビット数Ｃｂに対応する反
転動作が必要である。しかし、受信データ極性反転回路
７は例えばＬＳＩから構成されており、バスドライバと
比較して、論理ゲート回路群による反転動作に伴う消費
電力量は極めて少ない。
バス３からのバス信号から送信データＴＤに相当する受
信データを再生するために、ビット数Ｃｂに対応する反
転動作が必要である。しかし、受信データ極性反転回路
７は例えばＬＳＩから構成されており、バスドライバと
比較して、論理ゲート回路群による反転動作に伴う消費
電力量は極めて少ない。
【００３９】一方、反転すべきビット数Ｃｂが非反転ビ
ット数Ｕｂ以下の場合には、送信データＴＤのビット列
ＴＤ０〜ＴＤ７は反転せずにそのまま使用される。した
がって、バス３では、送信データＴＤに応じて反転ビッ
ト数Ｃｂに相当するビット数のバス信号のみを反転する
駆動が実行されるだけである。
ット数Ｕｂ以下の場合には、送信データＴＤのビット列
ＴＤ０〜ＴＤ７は反転せずにそのまま使用される。した
がって、バス３では、送信データＴＤに応じて反転ビッ
ト数Ｃｂに相当するビット数のバス信号のみを反転する
駆動が実行されるだけである。
【００４０】
【発明の効果】以上詳述したように本発明によれば、例
えばコンピュータシステムにおいて、複数ビットの送信
データをバスを通じて受信側に転送するときに、送信デ
ータにバス信号の極性を反転するビット数を削減するこ
とができる。したがって、バス信号の反転を駆動するた
めの消費電力およびそれに伴う発熱量を大幅に減少させ
ることが可能となる。これにより、システムの高性能化
およびデータ処理単位のビット数の増大化を図る場合で
も、消費電力およびそれに伴う発熱量の増大化による支
障の発生を防止することができる。
えばコンピュータシステムにおいて、複数ビットの送信
データをバスを通じて受信側に転送するときに、送信デ
ータにバス信号の極性を反転するビット数を削減するこ
とができる。したがって、バス信号の反転を駆動するた
めの消費電力およびそれに伴う発熱量を大幅に減少させ
ることが可能となる。これにより、システムの高性能化
およびデータ処理単位のビット数の増大化を図る場合で
も、消費電力およびそれに伴う発熱量の増大化による支
障の発生を防止することができる。
【図１】本発明の同実施例に係わるインターフェース制
御装置の構成を示すブロック図。
御装置の構成を示すブロック図。
【図２】同実施例に係わる送信データ極性反転回路およ
び受信データ極性反転回路の具体的構成を示すブロック
図。
び受信データ極性反転回路の具体的構成を示すブロック
図。
【図３】同実施例に係わるバス信号極性判断回路の具体
的構成を示すブロック図。
的構成を示すブロック図。
【図４】同実施例の動作を説明するための概念図。
【図５】同実施例の動作を説明するためのフローチャー
ト。
ト。
１…送信側回路、２…受信側回路、３…バス、５…バス
信号極性判断回路、６…送信データ極性反転回路、７…
受信データ極性反転回路。
信号極性判断回路、６…送信データ極性反転回路、７…
受信データ極性反転回路。
Claims (2)
- 【請求項１】 送信装置からの送信データを受信装置に
転送するバス手段と、 送信時に前記送信データを構成するビット列の極性と前
記バス手段のバス信号の極性とを比較し、前記送信デー
タに応じて前記バス信号の極性を反転するビット数が非
反転ビット数より大きい場合に反転フラグ信号を出力す
る信号極性判断手段と、 この信号極性判断手段から出力される前記反転フラグ信
号に応じて、前記送信データのビット列の極性を反転す
る送信データ極性反転手段と、 この送信データ極性反転手段から出力される前記送信デ
ータの極性に応じたバス信号を前記バス手段を通じて受
信し、前記信号極性判断手段から出力される前記反転フ
ラグ信号に応じて前記バス信号の極性を反転して受信デ
ータを生成する受信データ極性反転手段とを具備したこ
とを特徴とするインターフェース制御装置。 - 【請求項２】 送信装置からの送信データを受信装置に
転送するバス手段と、 送信時に前記送信データを構成するビット列の極性と前
記バス手段のバス信号の極性とを比較し、前記送信デー
タに応じて前記バス信号の極性を反転するビット数が非
反転ビット数より大きい場合に有意の反転フラグ信号を
出力する信号極性判断手段と、 この信号極性判断手段から出力される前記有意の反転フ
ラグ信号に応じて前記送信データのビット列の極性を反
転し、また有意でない前記反転フラグ信号に応じて前記
送信データのビット列の極性をそのまま維持する送信デ
ータ極性反転手段と、 この送信データ極性反転手段から出力される前記送信デ
ータの極性に応じたバス信号を前記バス手段を通じて受
信し、前記信号極性判断手段から出力される前記有意の
反転フラグ信号に応じて前記バス信号の極性を反転して
受信データを生成し、また有意でない前記反転フラグ信
号に応じて前記バス信号の極性に対応する受信データを
生成する受信データ極性反転手段とを具備したことを特
徴とするインターフェース制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4139429A JPH05334206A (ja) | 1992-05-29 | 1992-05-29 | インターフェース制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4139429A JPH05334206A (ja) | 1992-05-29 | 1992-05-29 | インターフェース制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334206A true JPH05334206A (ja) | 1993-12-17 |
Family
ID=15244995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4139429A Pending JPH05334206A (ja) | 1992-05-29 | 1992-05-29 | インターフェース制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334206A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6771246B2 (en) | 1999-12-28 | 2004-08-03 | Lg. Philips Lcd Co., Ltd. | Data transmission method and apparatus for driving a display |
| JP2006191567A (ja) * | 2004-12-30 | 2006-07-20 | Hynix Semiconductor Inc | オンチップデータ伝送制御装置及びその制御方法 |
| JP2006304059A (ja) * | 2005-04-22 | 2006-11-02 | Kawasaki Microelectronics Kk | 電子回路 |
| JP2007526574A (ja) * | 2004-03-03 | 2007-09-13 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 送信モジュール、受信モジュール、及びシステム |
| JP2008152870A (ja) * | 2006-12-19 | 2008-07-03 | Yokogawa Electric Corp | メモリ試験装置 |
| US7456814B2 (en) | 2001-06-07 | 2008-11-25 | Lg Display Co., Ltd. | Liquid crystal display with 2-port data polarity inverter and method of driving the same |
| JP2009502000A (ja) * | 2005-06-30 | 2009-01-22 | テラダイン・インコーポレーテッド | 同時スイッチングノイズを低減するためのデバイス及び方法 |
| US7519131B2 (en) | 2000-07-06 | 2009-04-14 | Infineon Technologies Ag | Method and digital circuit for transmitting a plurality of bit sequences to be transmitted via several bus lines |
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| US7602534B2 (en) | 2005-08-01 | 2009-10-13 | Dainippon Screen Mfg. Co., Ltd. | Interface circuit device and printing apparatus |
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| US7941573B2 (en) | 2007-06-27 | 2011-05-10 | Elpida Memory, Inc. | Semiconductor memory device |
| JP2011159119A (ja) * | 2010-02-01 | 2011-08-18 | Fujitsu Ltd | 情報処理装置、情報送信方法および情報受信方法 |
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| JP2015210533A (ja) * | 2014-04-23 | 2015-11-24 | ルネサスエレクトロニクス株式会社 | データバス駆動回路、それを備えた半導体装置及び半導体記憶装置 |
| JP2018010663A (ja) * | 2017-08-25 | 2018-01-18 | ルネサスエレクトロニクス株式会社 | モジュール、及び、システム |
-
1992
- 1992-05-29 JP JP4139429A patent/JPH05334206A/ja active Pending
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