JPH0736566B2 - シリアルデ−タの送信装置 - Google Patents
シリアルデ−タの送信装置Info
- Publication number
- JPH0736566B2 JPH0736566B2 JP61210966A JP21096686A JPH0736566B2 JP H0736566 B2 JPH0736566 B2 JP H0736566B2 JP 61210966 A JP61210966 A JP 61210966A JP 21096686 A JP21096686 A JP 21096686A JP H0736566 B2 JPH0736566 B2 JP H0736566B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- terminal
- counter
- serial
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はシリアルデータの送信装置に関し、簡単な構成
でありながら高度な通信にも対応できる送信装置を提供
するものであり、特にマイクロプロセッサに好適な装置
を実現するものである。
でありながら高度な通信にも対応できる送信装置を提供
するものであり、特にマイクロプロセッサに好適な装置
を実現するものである。
従来の技術 従来からワンチップのマイクロプロセッサなどにおいて
多用されているシリアルデータの通信装置は、シフトレ
ジスタとシフトカウンタ、さらにはバッファレジスタに
よって構成され、その典型的な例が特公昭60−58482号
公報（以下、文献１と略記する。）に示されている。
多用されているシリアルデータの通信装置は、シフトレ
ジスタとシフトカウンタ、さらにはバッファレジスタに
よって構成され、その典型的な例が特公昭60−58482号
公報（以下、文献１と略記する。）に示されている。
発明が解決しようとする問題点 ところで、前記文献１に示されるような装置はランダム
ロジック回路を中心に構成されるので、各回路ブロック
相互間の配線数も多く、回路構成が複雑になるだけでな
く、一度に大量のデータの通信を行う場合にはその処理
の多くをソフトウェアに頼らざるを得ず、より高度な通
信あるいは高度のデータ転送を行うためにはその都度回
路構成を変更する必要があった。
ロジック回路を中心に構成されるので、各回路ブロック
相互間の配線数も多く、回路構成が複雑になるだけでな
く、一度に大量のデータの通信を行う場合にはその処理
の多くをソフトウェアに頼らざるを得ず、より高度な通
信あるいは高度のデータ転送を行うためにはその都度回
路構成を変更する必要があった。
問題点を解決するための手段 前記した問題点を解決するために本発明のシリアルデー
タの送信装置は、１フレームのデータビット数に相当す
る送信クロックをカウントするカウンタと、前記データ
ビット数以上のビット幅を有するデータバスと、ブロッ
クセレクト端子がアクティブ状態にされたときに前記デ
ータバスから並列データが転送され、前記カウンタの出
力によってデコードされたビット位置のデータを直列デ
ータとして送出するメモリ手段と、クロック端子に前記
送信クロックが供給され、Ｄ端子に前記直列データが供
給されてその出力がシリアル出力端子に送出されるＤフ
リップフロップを備えている。
タの送信装置は、１フレームのデータビット数に相当す
る送信クロックをカウントするカウンタと、前記データ
ビット数以上のビット幅を有するデータバスと、ブロッ
クセレクト端子がアクティブ状態にされたときに前記デ
ータバスから並列データが転送され、前記カウンタの出
力によってデコードされたビット位置のデータを直列デ
ータとして送出するメモリ手段と、クロック端子に前記
送信クロックが供給され、Ｄ端子に前記直列データが供
給されてその出力がシリアル出力端子に送出されるＤフ
リップフロップを備えている。
作用 本発明では前記した構成によって、より簡単な構成で、
しかも汎用性に富んだ通信装置を実現することができ
る。
しかも汎用性に富んだ通信装置を実現することができ
る。
実施例 以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例におけるシリアルデータの送
信装置をマイクロプロセッサに適用した場合の構成図を
示したものであり、シリアルクロック端子10を介して送
信クロックが供給され、送信開始前にそのカウント値が
〔1111〕にプリセットされる４ビットのカウンタ100
と、並列データがデータバス200から供給され、前記カ
ウンタ100の出力によってデコードされたビット位置の
データが直列データとして送出されるランダムアクセス
メモリ300と、クロック端子に前記送信クロックが供給
され、Ｄ端子にシリアルデータ出力端子320を介して前
記直列データが供給されてその出力がインバータ601を
介して前記シリアル出力端子20に送出される波形整形用
のＤフリップフロップ600によって主要部が構成されて
いる。また、前記カウンタ100の各ビットの出力はANDゲ
ート402を介してＤフリップフロップ400のＤ端子に供給
され、前記Ｄフリップフロップ400の出力信号が送信動
作完了報知端子30に供給されるとともに、NORゲート401
および割り込み出力端子31を介してマイクロプロセッサ
に対する割り込み要求信号が発生される。すなわち、Ｄ
フリップフロップ400とNORゲート401は、カウンタの１
フレーム分のカウント動作が完了したときに割り込み要
求信号を発生する割り込み信号発生回路を構成してい
る。さらに、リセット端子40、クリア端子50はマイクロ
プロセッサのノンラッチ形式の出力ポートに接続されて
ソフトウェアによるリセット信号が供給され、割り込み
禁止端子60と送信データのフレーム長選択端子70はいず
れもマイクロプロセッサのラッチ形式の出力ポートに接
続されてそれぞれソフトウェアによる割り込みコントロ
ールと割り込みタイミングの切り換えに利用される。ま
た、前記ランダムアクセスメモリ300のシリアルデータ
出力端子320には波形整形用のＤフリップフロップ600の
Ｄ端子が接続されている。なお、ランダムアクセスメモ
リ300に接続されるブロックセレクト端子82には前記ラ
ンダムアクセスメモリ300の並列出力部をアクティブ状
態にするためのセレクト信号が供給される。
信装置をマイクロプロセッサに適用した場合の構成図を
示したものであり、シリアルクロック端子10を介して送
信クロックが供給され、送信開始前にそのカウント値が
〔1111〕にプリセットされる４ビットのカウンタ100
と、並列データがデータバス200から供給され、前記カ
ウンタ100の出力によってデコードされたビット位置の
データが直列データとして送出されるランダムアクセス
メモリ300と、クロック端子に前記送信クロックが供給
され、Ｄ端子にシリアルデータ出力端子320を介して前
記直列データが供給されてその出力がインバータ601を
介して前記シリアル出力端子20に送出される波形整形用
のＤフリップフロップ600によって主要部が構成されて
いる。また、前記カウンタ100の各ビットの出力はANDゲ
ート402を介してＤフリップフロップ400のＤ端子に供給
され、前記Ｄフリップフロップ400の出力信号が送信動
作完了報知端子30に供給されるとともに、NORゲート401
および割り込み出力端子31を介してマイクロプロセッサ
に対する割り込み要求信号が発生される。すなわち、Ｄ
フリップフロップ400とNORゲート401は、カウンタの１
フレーム分のカウント動作が完了したときに割り込み要
求信号を発生する割り込み信号発生回路を構成してい
る。さらに、リセット端子40、クリア端子50はマイクロ
プロセッサのノンラッチ形式の出力ポートに接続されて
ソフトウェアによるリセット信号が供給され、割り込み
禁止端子60と送信データのフレーム長選択端子70はいず
れもマイクロプロセッサのラッチ形式の出力ポートに接
続されてそれぞれソフトウェアによる割り込みコントロ
ールと割り込みタイミングの切り換えに利用される。ま
た、前記ランダムアクセスメモリ300のシリアルデータ
出力端子320には波形整形用のＤフリップフロップ600の
Ｄ端子が接続されている。なお、ランダムアクセスメモ
リ300に接続されるブロックセレクト端子82には前記ラ
ンダムアクセスメモリ300の並列出力部をアクティブ状
態にするためのセレクト信号が供給される。
以上のように構成された送信装置について、第１図の構
成図および第２図に示した主要部のタイミングチャート
をもとにその動作を説明する。
成図および第２図に示した主要部のタイミングチャート
をもとにその動作を説明する。
まず、第２図Ａはシリアルクロック端子10に供給される
クロック信号波形を示したものであり、第２図Ｂはリセ
ット端子40に供給されるリセット信号波形を示したもの
であり、第２図C,D,E,Fはいずれもカウンタ100の各ビッ
トの出力信号波形を示したものであり、第２図G,Hはそ
れぞれANDゲート402、NORゲート403の出力信号波形を示
したものであり、第２図ＩはＤフリップフロップ400の
出力信号波形を示したものであり、第２図ＪはＤフリッ
プフロップ600によってシリアル出力端子20に送出され
るシリアルデータの変化のもようを示したものである。
クロック信号波形を示したものであり、第２図Ｂはリセ
ット端子40に供給されるリセット信号波形を示したもの
であり、第２図C,D,E,Fはいずれもカウンタ100の各ビッ
トの出力信号波形を示したものであり、第２図G,Hはそ
れぞれANDゲート402、NORゲート403の出力信号波形を示
したものであり、第２図ＩはＤフリップフロップ400の
出力信号波形を示したものであり、第２図ＪはＤフリッ
プフロップ600によってシリアル出力端子20に送出され
るシリアルデータの変化のもようを示したものである。
第１図に示した装置によってシリアルデータの送信を行
うには、第２図に示したように、あらかじめカウンタ10
0の状態を〔1111〕にするとともにＤフリップフロップ4
00をリセットしておき、データバス200からランダムア
クセスメモリ300に対して16ビットまたは８ビットの送
信データを書き込む。続いて、シリアルクロック端子10
に送信用のクロック信号を供給すればそのリーディング
エッジが到来するごとにカウンタ100のカウント値が第
２図Ｃ〜Ｆに示すように、〔1110〕，〔1101〕,,と変化
していき、それに伴って、Ｄフリップフロップ600のＤ
端子に送出されるランダムアクセスメモリ300のデータ
のビット位置も切り換えられていく。これによって、Ｄ
フリップフロップ600に供給されるクロック信号のリー
ディングエッジが到来するごとに送信データがシリアル
出力端子20に送出されていくが、カウンタ100のカウン
ト値が〔1111〕になると、ANDゲート402の出力レベルが
‘1'に移行し、第２図Ｉに示したようにシリアルクロッ
ク端子10に供給されるクロック信号のトレイリングエッ
ジにおいてＤフリップフロップ400の出力レベルが‘1'
に移行して割り込み出力端子31に割り込み要求信号が送
出される。その結果、マイクロプロセッサは割り込み処
理ルーチンを開始し、必要に応じてデータバス200から
ランダムアクセスメモリ300に対して16ビットまたは８
ビットの送信データを再び書き込み、続くデータの送信
に備える。
うには、第２図に示したように、あらかじめカウンタ10
0の状態を〔1111〕にするとともにＤフリップフロップ4
00をリセットしておき、データバス200からランダムア
クセスメモリ300に対して16ビットまたは８ビットの送
信データを書き込む。続いて、シリアルクロック端子10
に送信用のクロック信号を供給すればそのリーディング
エッジが到来するごとにカウンタ100のカウント値が第
２図Ｃ〜Ｆに示すように、〔1110〕，〔1101〕,,と変化
していき、それに伴って、Ｄフリップフロップ600のＤ
端子に送出されるランダムアクセスメモリ300のデータ
のビット位置も切り換えられていく。これによって、Ｄ
フリップフロップ600に供給されるクロック信号のリー
ディングエッジが到来するごとに送信データがシリアル
出力端子20に送出されていくが、カウンタ100のカウン
ト値が〔1111〕になると、ANDゲート402の出力レベルが
‘1'に移行し、第２図Ｉに示したようにシリアルクロッ
ク端子10に供給されるクロック信号のトレイリングエッ
ジにおいてＤフリップフロップ400の出力レベルが‘1'
に移行して割り込み出力端子31に割り込み要求信号が送
出される。その結果、マイクロプロセッサは割り込み処
理ルーチンを開始し、必要に応じてデータバス200から
ランダムアクセスメモリ300に対して16ビットまたは８
ビットの送信データを再び書き込み、続くデータの送信
に備える。
なお、第１図および第２図からもわかるように、フレー
ム長選択端子70のレベルが‘1'になっているときにはデ
ータを16ビット分送信した時点でＤフリップフロップ40
0の出力が‘1'に移行するが、フレーム長選択端子70の
レベルが‘0'になっているときにはデータを８ビット分
送信した時点でＤフリップフロップ400の出力が‘1'に
移行する。
ム長選択端子70のレベルが‘1'になっているときにはデ
ータを16ビット分送信した時点でＤフリップフロップ40
0の出力が‘1'に移行するが、フレーム長選択端子70の
レベルが‘0'になっているときにはデータを８ビット分
送信した時点でＤフリップフロップ400の出力が‘1'に
移行する。
このようにして、第１図に示したシリアルデータの送信
装置では従来の装置の同じようにしてシリアルデータの
送信を行うことができるが、第１図の構成からもわかる
ように、従来の装置ではカウンタとシフトカウンタの両
方を必要としていたのに対して、本発明のシリアルデー
タの送信装置では、わずかに４ビットのカウンタ100の
みによって１フレームが16あるいは８ビットのシリアル
データを送信することができる。それに伴って回路構成
が簡略化されるとともにランダムロジック回路の占める
割合が少なくとり、ワンチップのLSIを構成する際にレ
イアウトを行いやすく、生産工程におけるLSIの検査に
も適している。さらに、送信データをシフトレジスタを
介することなく、送信時には直接にランダムアクセスメ
モリ300から送出されるように構成しているので、より
高速に大量のデータを処理することもできる。すなわ
ち、第１図に示した実施例においてはランダムアクセス
メモリ300の総ビット数は16ビットであるので、送信す
るデータの１フレームが８ビット構成であれば前記ラン
ダムアクセスメモリ300はダブルバッファの機能を有し
ていることになるが、１フレームが16ビット構成のデー
タを送信する場合にはダブルバッファ機能を有さないの
で、１フレーム送信する度にデータバス200との間で並
列データを授受する必要がある。しかしながら、カウン
タ100とランダムアクセスメモリ300のビット数を増加さ
せることにより容易に多段バッファ構成となり、これに
よってより多くの情報を一挙に扱うことができ、高度な
通信も可能となる。
装置では従来の装置の同じようにしてシリアルデータの
送信を行うことができるが、第１図の構成からもわかる
ように、従来の装置ではカウンタとシフトカウンタの両
方を必要としていたのに対して、本発明のシリアルデー
タの送信装置では、わずかに４ビットのカウンタ100の
みによって１フレームが16あるいは８ビットのシリアル
データを送信することができる。それに伴って回路構成
が簡略化されるとともにランダムロジック回路の占める
割合が少なくとり、ワンチップのLSIを構成する際にレ
イアウトを行いやすく、生産工程におけるLSIの検査に
も適している。さらに、送信データをシフトレジスタを
介することなく、送信時には直接にランダムアクセスメ
モリ300から送出されるように構成しているので、より
高速に大量のデータを処理することもできる。すなわ
ち、第１図に示した実施例においてはランダムアクセス
メモリ300の総ビット数は16ビットであるので、送信す
るデータの１フレームが８ビット構成であれば前記ラン
ダムアクセスメモリ300はダブルバッファの機能を有し
ていることになるが、１フレームが16ビット構成のデー
タを送信する場合にはダブルバッファ機能を有さないの
で、１フレーム送信する度にデータバス200との間で並
列データを授受する必要がある。しかしながら、カウン
タ100とランダムアクセスメモリ300のビット数を増加さ
せることにより容易に多段バッファ構成となり、これに
よってより多くの情報を一挙に扱うことができ、高度な
通信も可能となる。
さて、第３図はランダムアクセスメモリ300の具体的な
構成例を示した回路結線図であり、単位メモリセルはイ
ンバータ301と３ステートインバータ302によって構成さ
れ、デコーダの一部を構成するANDゲート303によってア
クティブ状態にされる３ステートインバータ306を介し
て単位メモリセルのデータが第１図のシリアルデータ出
力端子320に送出される。送信用のシリアルクロック信
号のリーディングエッジが到来するとカウンタ100のカ
ウント値が更新されるので、デコーダによって選択され
るビット位置が変化するが、それまでに選択されていた
ビット位置のメモリセルの出力が第１図のＤフリップフ
ロップ600を介してシリアル出力端子20に送出される。
シリアルデータ出力端子320に送出される信号波形その
ものはカウンタ100の各ビットの出力変化の遅れなどが
起因してそのリーディングエッジ近傍においてハザード
を伴うが、前記Ｄフリップフロップ600を介することに
よって、ハザードや波形なまりが除去された信号を得る
ことができる。すなわち、前記Ｄフリップフロップ600
はシリアル出力信号の波形整形の機能を有していること
になる。なお、並列データの書き込み時には３ステート
バッファ305がアクティブ状態となって、データバス200
からの送信データがランダムアクセスメモリ300に転送
される。
構成例を示した回路結線図であり、単位メモリセルはイ
ンバータ301と３ステートインバータ302によって構成さ
れ、デコーダの一部を構成するANDゲート303によってア
クティブ状態にされる３ステートインバータ306を介し
て単位メモリセルのデータが第１図のシリアルデータ出
力端子320に送出される。送信用のシリアルクロック信
号のリーディングエッジが到来するとカウンタ100のカ
ウント値が更新されるので、デコーダによって選択され
るビット位置が変化するが、それまでに選択されていた
ビット位置のメモリセルの出力が第１図のＤフリップフ
ロップ600を介してシリアル出力端子20に送出される。
シリアルデータ出力端子320に送出される信号波形その
ものはカウンタ100の各ビットの出力変化の遅れなどが
起因してそのリーディングエッジ近傍においてハザード
を伴うが、前記Ｄフリップフロップ600を介することに
よって、ハザードや波形なまりが除去された信号を得る
ことができる。すなわち、前記Ｄフリップフロップ600
はシリアル出力信号の波形整形の機能を有していること
になる。なお、並列データの書き込み時には３ステート
バッファ305がアクティブ状態となって、データバス200
からの送信データがランダムアクセスメモリ300に転送
される。
発明の効果 本発明のシリアルデータの送信装置は以上の説明からも
明らかなように、１フレームのデータビット数に相当す
る送信クロックをカウントするカウンタ100と、前記デ
ータビット数以上のビット幅を有するデータバス200
と、ブロックセレクト端子82がイクティブ状態にされと
きに前記データバスから並列データが転送され、前記カ
ウンタの出力によってデコードされたビット位置のデー
タを直列データとして送出するメモリ手段（実施例では
ランダムアクセスメモリ300を用いているがラッチ形式
のメモリであってもよい）と、クロック端子に前記送信
クロックが供給され、Ｄ端子に前記直列データが供給さ
れてその出力がシリアル出力端子に送出されるＤフリッ
プフロップ600を備えたことを特徴とするもので、簡単
な構成で通信装置を実現することができるとともに、本
発明を適用することにより、比較的容易に高度の処理が
行える通信装置を得ることもでき、大なる効果を奏す
る。
明らかなように、１フレームのデータビット数に相当す
る送信クロックをカウントするカウンタ100と、前記デ
ータビット数以上のビット幅を有するデータバス200
と、ブロックセレクト端子82がイクティブ状態にされと
きに前記データバスから並列データが転送され、前記カ
ウンタの出力によってデコードされたビット位置のデー
タを直列データとして送出するメモリ手段（実施例では
ランダムアクセスメモリ300を用いているがラッチ形式
のメモリであってもよい）と、クロック端子に前記送信
クロックが供給され、Ｄ端子に前記直列データが供給さ
れてその出力がシリアル出力端子に送出されるＤフリッ
プフロップ600を備えたことを特徴とするもので、簡単
な構成で通信装置を実現することができるとともに、本
発明を適用することにより、比較的容易に高度の処理が
行える通信装置を得ることもでき、大なる効果を奏す
る。
第１図は本発明の一実施例におけるシリアルデータの送
信装置の構成図、第２図は第１図の主要部のタイミング
チャート、第３図はランダムアクセスメモリの構成例を
示した回路結線図である。 20……シリアル出力端子、100……カウンタ、200……デ
ータバス、300……ランダムアクセスメモリ。
信装置の構成図、第２図は第１図の主要部のタイミング
チャート、第３図はランダムアクセスメモリの構成例を
示した回路結線図である。 20……シリアル出力端子、100……カウンタ、200……デ
ータバス、300……ランダムアクセスメモリ。
フロントページの続き (72)発明者 浦出 正和 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 太田 豊 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 國平 宰司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭57−169842（ＪＰ，Ａ) 特開 昭60−30231（ＪＰ，Ａ)
Claims (2)
- 【請求項１】１フレームのデータビット数に相当する送
信クロックをカウントするカウンタと、前記データビッ
ト数以上のビット幅を有するデータバスと、ブロックセ
レクト端子がアクティブ状態にされたときに前記データ
バスから並列データが転送され、前記カウンタの出力に
よってデコードされたビット位置のデータを直列データ
として送出するメモリ手段と、クロック端子に前記送信
クロックが供給され、Ｄ端子に前記直列データが供給さ
れてその出力がシリアル出力端子に送出されるＤフリッ
プフロップを具備してなるシリアルデータの送信装置。 - 【請求項２】１フレームのデータビット数に相当する送
信クロックをカウントするカウンタと、前記データビッ
ト数以上のビット幅を有するデータバスと、ブロックセ
レクト端子がアクティブ状態にされたときに前記データ
バスから並列データが転送され、前記カウンタの出力に
よってデコードされたビット位置のデータを直列データ
として送出するメモリ手段と、クロック端子に前記送信
クロックが供給され、Ｄ端子に前記直列データが供給さ
れてその出力がシリアル出力端子に送出されるＤフリッ
プフロップと、前記カウンタの１フレーム分のカウント
動作が完了したときに割り込み要求信号を発生する割り
込み信号発生回路を具備してなるシリアルデータの送信
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210966A JPH0736566B2 (ja) | 1986-09-08 | 1986-09-08 | シリアルデ−タの送信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210966A JPH0736566B2 (ja) | 1986-09-08 | 1986-09-08 | シリアルデ−タの送信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6367054A JPS6367054A (ja) | 1988-03-25 |
| JPH0736566B2 true JPH0736566B2 (ja) | 1995-04-19 |
Family
ID=16598065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61210966A Expired - Lifetime JPH0736566B2 (ja) | 1986-09-08 | 1986-09-08 | シリアルデ−タの送信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736566B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0771114B2 (ja) * | 1988-05-13 | 1995-07-31 | 松下電器産業株式会社 | シリアルデータの送信装置 |
| JPH0771115B2 (ja) * | 1988-05-13 | 1995-07-31 | 松下電器産業株式会社 | シリアルデータの送信装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57169842A (en) * | 1981-04-13 | 1982-10-19 | Fuji Electric Co Ltd | Data receiver |
| JPS6030231A (ja) * | 1983-07-29 | 1985-02-15 | Toshiba Corp | デ−タバツフア装置 |
-
1986
- 1986-09-08 JP JP61210966A patent/JPH0736566B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6367054A (ja) | 1988-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20010053365A (ko) | 디바이스간 직렬 버스 프로토콜 | |
| JPH0736566B2 (ja) | シリアルデ−タの送信装置 | |
| JPH0736564B2 (ja) | シリアルデ−タの送信装置 | |
| JPH0736571B2 (ja) | シリアルデ−タの送受信装置 | |
| JPH0691555B2 (ja) | シリアルデ−タの送受信装置 | |
| JPH0736563B2 (ja) | シリアルデ−タの送受信装置 | |
| JPH0736565B2 (ja) | シリアルデ−タの受信装置 | |
| JPH0771076B2 (ja) | シリアルデ−タの送受信装置 | |
| KR100239437B1 (ko) | 직렬 통신 인터페이스 | |
| JPH0241515A (ja) | インタフェース制御方式 | |
| JPH0691432B2 (ja) | フリツプフロツプ回路 | |
| JPS62299144A (ja) | シリアルデ−タの送信装置 | |
| SU809143A1 (ru) | Устройство дл сопр жени с общей маги-СТРАлью ВычиСлиТЕльНОй СиСТЕМы | |
| JPS6379441A (ja) | シリアルデ−タの送受信装置 | |
| JP2565768B2 (ja) | シリアルデータ送受信装置 | |
| JPS62299152A (ja) | シリアルデ−タの送信装置 | |
| KR930005478Y1 (ko) | 데이지-체인상의 버스 리퀘스트 회로 | |
| JPS62296637A (ja) | シリアルデ−タの受信装置 | |
| JPS59100931A (ja) | デ−タ転送回路 | |
| JPH0681158B2 (ja) | デ−タ転送制御装置 | |
| JPH02280263A (ja) | マイクロプロセッサ | |
| JPS6379442A (ja) | シリアルデ−タの受信装置 | |
| JPH04160458A (ja) | Ｄｍａコントローラ周辺回路 | |
| JPH01191966A (ja) | データ処理システム | |
| JPS6297451A (ja) | デ−タ送信方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |