JPH0771115B2 - シリアルデータの送信装置 - Google Patents
シリアルデータの送信装置Info
- Publication number
- JPH0771115B2 JPH0771115B2 JP63117309A JP11730988A JPH0771115B2 JP H0771115 B2 JPH0771115 B2 JP H0771115B2 JP 63117309 A JP63117309 A JP 63117309A JP 11730988 A JP11730988 A JP 11730988A JP H0771115 B2 JPH0771115 B2 JP H0771115B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- transmission
- bus
- serial
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサに内蔵されるシリアルデー
タの送信装置に関するものである。
タの送信装置に関するものである。
従来の技術 従来からワンチップのマイクロプロセッサなどにおいて
多用されているシリアルデータの通信装置は、シフトレ
ジスタとシフトカウンタ、さらにはバッファレジスタに
よって構成され、その典型的な例が特公昭60−58482号
公報に示されている。
多用されているシリアルデータの通信装置は、シフトレ
ジスタとシフトカウンタ、さらにはバッファレジスタに
よって構成され、その典型的な例が特公昭60−58482号
公報に示されている。
近年、マイクロプロセッサの普及はめざましく、多くの
家庭用電気機器に使用されるようになり、VTRなどにお
いては１台あたり数個のマイクロプロセッサが使用され
ていることも珍しくない。数多くのマイクロプロセッサ
が組み込まれた機器では、プロセッサ間の情報交換の手
段としてシリアル通信が多用される。情報の送信方法と
しては、４ビットまたは８ビット単位のフレームを数ブ
ロック連続して送信するが、その先頭フレームには送信
相手となるプロセッサの識別データが割り当てられる。
各プロセッサに高度な連携動作が必要になってくると、
プロセッサ間の相互通信量が増加して各プロセッサはデ
ータの送受信に多大の労力を払わなければならなくな
る。
家庭用電気機器に使用されるようになり、VTRなどにお
いては１台あたり数個のマイクロプロセッサが使用され
ていることも珍しくない。数多くのマイクロプロセッサ
が組み込まれた機器では、プロセッサ間の情報交換の手
段としてシリアル通信が多用される。情報の送信方法と
しては、４ビットまたは８ビット単位のフレームを数ブ
ロック連続して送信するが、その先頭フレームには送信
相手となるプロセッサの識別データが割り当てられる。
各プロセッサに高度な連携動作が必要になってくると、
プロセッサ間の相互通信量が増加して各プロセッサはデ
ータの送受信に多大の労力を払わなければならなくな
る。
発明が解決しようとする課題 すなわち、各プロセッサはシリアルバッファに格納され
たシリアルデータの１フレーム分の送信が完了するごと
に、シリアル割り込み処理を開始し、すみやかにシリア
ルバッファの内容を更新して次の１フレーム分の送信に
備えなければならず、従ってソフトウェアの負担が大き
いという問題点を有していた。
たシリアルデータの１フレーム分の送信が完了するごと
に、シリアル割り込み処理を開始し、すみやかにシリア
ルバッファの内容を更新して次の１フレーム分の送信に
備えなければならず、従ってソフトウェアの負担が大き
いという問題点を有していた。
課題を解決するための手段 前記した問題点を解決するために、本発明のシリアルデ
ータの送信装置は、２フレーム以上の並列データ入力部
を有するメモリ手段と、送信クロックが供給されるごと
に前記メモリ手段のビット位置を変更してその位置のデ
ータをシリアルデータとして送出させるビット位置選択
手段と、前記メモリ手段に送信データを供給するデータ
バスと、フレーム単位に分割された前記メモリ手段のデ
ータ入力部と前記データバスとの間に接続された複数の
バススイッチ手段と、１フレーム分の送信が完了した後
に前記バススイッチのひとつを閉状態にさせて、前記メ
モリ手段の送信済みのエリアに新たな１フレーム分のデ
ータを格納させる送信データ更新手段とを備えている。
ータの送信装置は、２フレーム以上の並列データ入力部
を有するメモリ手段と、送信クロックが供給されるごと
に前記メモリ手段のビット位置を変更してその位置のデ
ータをシリアルデータとして送出させるビット位置選択
手段と、前記メモリ手段に送信データを供給するデータ
バスと、フレーム単位に分割された前記メモリ手段のデ
ータ入力部と前記データバスとの間に接続された複数の
バススイッチ手段と、１フレーム分の送信が完了した後
に前記バススイッチのひとつを閉状態にさせて、前記メ
モリ手段の送信済みのエリアに新たな１フレーム分のデ
ータを格納させる送信データ更新手段とを備えている。
作用 本発明では前記した構成によって、１フレーム分の送信
が完了してから次の１フレーム分の送信が完了するまで
の間にメモリ手段の送信済みの１フレーム分のエリアの
データを更新すればよく、ソフトウェアの負担が大幅に
軽減される。
が完了してから次の１フレーム分の送信が完了するまで
の間にメモリ手段の送信済みの１フレーム分のエリアの
データを更新すればよく、ソフトウェアの負担が大幅に
軽減される。
実施例 以下、本発明の実施例について図面を参照しながら説明
する。
する。
第１図は本発明の一実施例におけるシリアルデータの送
信装置をマイクロプロセッサに適用した場合の構成図を
示したものであり、シリアルクロック端子１を介して送
信クロックが供給され、送信開始前にそのカウント値が
〔1111〕にプリセットされる４ビットのカウンタ100
と、並列データがデータバス２から供給され、前記カウ
ンタ100の出力によってデコードされたビット位置のデ
ータが直列データとして送出される16ビットのランダム
アクセスメモリ300と、クロック端子に前記送信クロッ
クが供給され、Ｄ端子にシリアルデータ出力端子320を
介して前記直列データが供給されてその出力がインバー
タ３を介してシリアル出力端子４に送出される波形整形
用のＤフリップフロップ５と、前記ランダムアクセスメ
モリ300の上位バイト側のデータ入力部と前記データバ
ス２の間に挿入された第１のバススイッチャ400と、前
記ランダムアクセスメモリ300の下位バイト側のデータ
入力部と前記データバス２の間に挿入された第２のバス
スイッチャ500と、前記ランダムアクセスメモリ300に格
納された１フレーム分のデータの送信が完了すると、前
記ランダムアクセスメモリ300に新たな１フレーム分の
データを格納させる送信データ更新ブロック600によっ
て主要部が構成されている。また、前記カウンタ100の
出力はＤフリップフロップ６のＤ端子に供給され、前記
Ｄフリップフロップ６の出力信号が前記送信データ更新
ブロック600に供給される。さらに、リセット端子７は
マイクロプロセッサのノンラッチ形式の出力ポートに接
続されてソフトウェアによるリセット信号が供給され
る。また、前記ランダムアクセスメモリ300のシリアル
データ出力端子320には波形整形用のＤフリップフロッ
プ５のＤ端子が接続されている。なお、送信データ更新
ブロック600から第１のバススイッチャ400と第２のバス
スイッチャ500にはスイッチを開閉するための指令信号
が供給され、ランダムアクセスメモリ300のブロックセ
レクト端子330とポジション指定端子340には前記ランダ
ムアクセスメモリ300に並列データの書き込みを可能に
するセレクト信号と、上位バイトと下位バイトのいずれ
かの位置指定を行なう指定信号が供給され、Ｄフリップ
フロップ６にはORゲート８を介してリセット信号が供給
される。
信装置をマイクロプロセッサに適用した場合の構成図を
示したものであり、シリアルクロック端子１を介して送
信クロックが供給され、送信開始前にそのカウント値が
〔1111〕にプリセットされる４ビットのカウンタ100
と、並列データがデータバス２から供給され、前記カウ
ンタ100の出力によってデコードされたビット位置のデ
ータが直列データとして送出される16ビットのランダム
アクセスメモリ300と、クロック端子に前記送信クロッ
クが供給され、Ｄ端子にシリアルデータ出力端子320を
介して前記直列データが供給されてその出力がインバー
タ３を介してシリアル出力端子４に送出される波形整形
用のＤフリップフロップ５と、前記ランダムアクセスメ
モリ300の上位バイト側のデータ入力部と前記データバ
ス２の間に挿入された第１のバススイッチャ400と、前
記ランダムアクセスメモリ300の下位バイト側のデータ
入力部と前記データバス２の間に挿入された第２のバス
スイッチャ500と、前記ランダムアクセスメモリ300に格
納された１フレーム分のデータの送信が完了すると、前
記ランダムアクセスメモリ300に新たな１フレーム分の
データを格納させる送信データ更新ブロック600によっ
て主要部が構成されている。また、前記カウンタ100の
出力はＤフリップフロップ６のＤ端子に供給され、前記
Ｄフリップフロップ６の出力信号が前記送信データ更新
ブロック600に供給される。さらに、リセット端子７は
マイクロプロセッサのノンラッチ形式の出力ポートに接
続されてソフトウェアによるリセット信号が供給され
る。また、前記ランダムアクセスメモリ300のシリアル
データ出力端子320には波形整形用のＤフリップフロッ
プ５のＤ端子が接続されている。なお、送信データ更新
ブロック600から第１のバススイッチャ400と第２のバス
スイッチャ500にはスイッチを開閉するための指令信号
が供給され、ランダムアクセスメモリ300のブロックセ
レクト端子330とポジション指定端子340には前記ランダ
ムアクセスメモリ300に並列データの書き込みを可能に
するセレクト信号と、上位バイトと下位バイトのいずれ
かの位置指定を行なう指定信号が供給され、Ｄフリップ
フロップ６にはORゲート８を介してリセット信号が供給
される。
以上のように構成されたシリアルデータの送信装置につ
いて、第１図の構成図および第２図に示した主要部のタ
イミングチャートをもとにその動作を説明する。
いて、第１図の構成図および第２図に示した主要部のタ
イミングチャートをもとにその動作を説明する。
まず、第２図Ａはシリアルクロック端子10に供給される
クロック信号波形、第２図Ｂはリセット端子40に供給さ
れるリセット信号波形を示したものであり、第２図C,D,
E,Fはそれぞれシフトレジスタ100の第１ビット、第２ビ
ット、第３ビット、第４ビットの出力信号波形を示した
ものであり、第２図G,Hそれぞれカウンタ150の第１ビッ
ト、第２ビットの出力信号波形を示したものであり、第
２図ＩはＤフリップフロップ400の出力信号波形、第２
図Ｊはシリアル入出力端子20に送出されるシリアルデー
タの変化のもよう、第２図Ｋはシリアル入出力端子20に
供給されるデータがランダムアクセスメモリ300に読み
込まれるタイミングを示したものである。
クロック信号波形、第２図Ｂはリセット端子40に供給さ
れるリセット信号波形を示したものであり、第２図C,D,
E,Fはそれぞれシフトレジスタ100の第１ビット、第２ビ
ット、第３ビット、第４ビットの出力信号波形を示した
ものであり、第２図G,Hそれぞれカウンタ150の第１ビッ
ト、第２ビットの出力信号波形を示したものであり、第
２図ＩはＤフリップフロップ400の出力信号波形、第２
図Ｊはシリアル入出力端子20に送出されるシリアルデー
タの変化のもよう、第２図Ｋはシリアル入出力端子20に
供給されるデータがランダムアクセスメモリ300に読み
込まれるタイミングを示したものである。
第１図に示した装置によってシリアルデータの送信を行
うには、第２図に示されるように、あらかじめカウンタ
100の状態を〔1111〕にするとともにＤフリップフロッ
プ６をリセットしておき、データバス２からランダムア
クセスメモリ300に対して16ビットの送信データを書き
込む。続いて、シリアルクロック端子１に送信用のクロ
ック信号を供給すればそのリーディングエッジ（前縁）
が到来するごとにカウンタ100のカウント値が第２図Ｃ
〜Ｆに示すように、〔1110〕，〔1101〕,,,と変化して
いき、それに伴って、Ｄフリップフロップ５のＤ端子に
送出されるランダムアクセスメモリ300のデータのビッ
ト位置も切り換えられていく。これによって、Ｄフリッ
プフロップ５に供給されるクロック信号のリーディング
エッジが到来するごとに送信データがシリアル出力端子
４に送出されていくが、第２図の時刻t1において、カウ
ンタ100の下位３ビットの値が〔111〕になるとANDゲー
ト９の出力レベルが“1"に移行する。これに続くクロッ
ク信号のトレイリングエッジ（後縁）において、第２図
Ｈに示されるように、Ｄフリップフロップ６の出力レベ
ルが“1"に移行する。このとき、ランダムアクセスメモ
リ300からはD15からD8までの上位バイトの１フレーム分
のデータがすでに送出されているので、この１フレーム
分の８ビットのデータを新たなデータに書き換えること
ができる。
うには、第２図に示されるように、あらかじめカウンタ
100の状態を〔1111〕にするとともにＤフリップフロッ
プ６をリセットしておき、データバス２からランダムア
クセスメモリ300に対して16ビットの送信データを書き
込む。続いて、シリアルクロック端子１に送信用のクロ
ック信号を供給すればそのリーディングエッジ（前縁）
が到来するごとにカウンタ100のカウント値が第２図Ｃ
〜Ｆに示すように、〔1110〕，〔1101〕,,,と変化して
いき、それに伴って、Ｄフリップフロップ５のＤ端子に
送出されるランダムアクセスメモリ300のデータのビッ
ト位置も切り換えられていく。これによって、Ｄフリッ
プフロップ５に供給されるクロック信号のリーディング
エッジが到来するごとに送信データがシリアル出力端子
４に送出されていくが、第２図の時刻t1において、カウ
ンタ100の下位３ビットの値が〔111〕になるとANDゲー
ト９の出力レベルが“1"に移行する。これに続くクロッ
ク信号のトレイリングエッジ（後縁）において、第２図
Ｈに示されるように、Ｄフリップフロップ６の出力レベ
ルが“1"に移行する。このとき、ランダムアクセスメモ
リ300からはD15からD8までの上位バイトの１フレーム分
のデータがすでに送出されているので、この１フレーム
分の８ビットのデータを新たなデータに書き換えること
ができる。
Ｄフリップフロップ６の出力レベルが“1"に移行する
と、送信データ更新ブロック600から第１のバススイッ
チャ400に対して閉指令信号が送出され、さらにランダ
ムアクセスメモリ300に対して送信済みの上位バイトを
データバス２から供給される新たなデータに書き換える
指令信号が送出される。具体的にはランダムアクセスメ
モリ300のブロックセレクト端子330にセレクト信号が送
出され、ポジション指定端子340に上位バイトの指定信
号が供給される。送信データ更新ブロック600はランダ
ムアクセスメモリ300に対してデータの更新を行なうと
ともに、Ｄフリップフロップ６にはORゲート８を介して
リセット信号を供給する。
と、送信データ更新ブロック600から第１のバススイッ
チャ400に対して閉指令信号が送出され、さらにランダ
ムアクセスメモリ300に対して送信済みの上位バイトを
データバス２から供給される新たなデータに書き換える
指令信号が送出される。具体的にはランダムアクセスメ
モリ300のブロックセレクト端子330にセレクト信号が送
出され、ポジション指定端子340に上位バイトの指定信
号が供給される。送信データ更新ブロック600はランダ
ムアクセスメモリ300に対してデータの更新を行なうと
ともに、Ｄフリップフロップ６にはORゲート８を介して
リセット信号を供給する。
このようにして、時刻t1において、ランダムアクセスメ
モリ300から上位バイトに格納された１フレーム分のデ
ータ出力が完了すると、送信データ更新ブロック600は
返信済みの上位バイト側のエリアに格納されたデータの
更新を行なうとともに、Ｄフリップフロップ６をリセッ
トして次の動作に備えるが、第２図からもわかるよう
に、これら一連の動作は、再びランダムアクセスメモリ
300の上位バイトのデータが使用される時刻t3までに完
了すればよい。したがって、第１図の送信データ更新ブ
ロック600をマイクロプロセッサに搭載されたソフトウ
ェアによって実現する場合にもその負担はかなり軽いも
のとなる。
モリ300から上位バイトに格納された１フレーム分のデ
ータ出力が完了すると、送信データ更新ブロック600は
返信済みの上位バイト側のエリアに格納されたデータの
更新を行なうとともに、Ｄフリップフロップ６をリセッ
トして次の動作に備えるが、第２図からもわかるよう
に、これら一連の動作は、再びランダムアクセスメモリ
300の上位バイトのデータが使用される時刻t3までに完
了すればよい。したがって、第１図の送信データ更新ブ
ロック600をマイクロプロセッサに搭載されたソフトウ
ェアによって実現する場合にもその負担はかなり軽いも
のとなる。
なお、第２図の時刻t3において、ランダムアクセスメモ
リ300から下位バイト側のエリアに格納された１フレー
ム分のデータ出力が完了すると、送信データ更新ブロッ
ク600は第２のバススイッチャ500に対して閉指令信号を
送出し、さらにランダムアクセスメモリ300に対して送
信済みの下位バイトをデータバス２から供給される新た
なデータに書き換える指令信号を送出する。
リ300から下位バイト側のエリアに格納された１フレー
ム分のデータ出力が完了すると、送信データ更新ブロッ
ク600は第２のバススイッチャ500に対して閉指令信号を
送出し、さらにランダムアクセスメモリ300に対して送
信済みの下位バイトをデータバス２から供給される新た
なデータに書き換える指令信号を送出する。
さて、第３図はランダムアクセスメモリ300の具体的な
構成例を示した回路結線図であり、単位メモリセルはイ
ンバータ301と３ステートインバータ302によって構成さ
れ、デコーダの一部を構成するANDゲート303によってア
クティブ状態にされる３ステートインバータ306を介し
て単位メモリセルのデータが第１図のシリアルデータ出
力端子320に送出される。送信用のシリアルクロック信
号のリーディングエッジが到来するとカウンタ100のカ
ウント値が更新されるので、デコーダによって選択され
るビット位置が変化するが、それまでに選択されていた
ビット位置のメモリセルの出力が第１図のＤフリップフ
ロップ５を介してシリアル出力端子４に送出される。シ
リアルデータ出力端子320に送出される信号波形そのも
のはカウンタ100の各ビットの出力変化の遅れなどが起
因してそのリーディングエッジ近傍においてハザードを
伴うが、前記Ｄフリップフロップ５を介することによっ
て、ハザードや波形なまりが除去された信号を得ること
ができる。すなわち、前記Ｄフリップフロップ５はシリ
アル出力信号の波形整形の機能を有していることにな
る。なお、並列データの書き込み時にはブロックセレク
ト端子330のレベルが“1"に移行し、３ステートバッフ
ァ305がアクティブ状態となって、データバス２からの
送信データがランダムアクセスメモリ300に転送され
る。また、ポジション指定端子340のレベルが“1"のと
きにはD7からD0までの下位バイト側のデータが書き込ま
れ、レベルが“0"のときにはD15からD8までの上位バイ
ト側のデータが書き込まれる。
構成例を示した回路結線図であり、単位メモリセルはイ
ンバータ301と３ステートインバータ302によって構成さ
れ、デコーダの一部を構成するANDゲート303によってア
クティブ状態にされる３ステートインバータ306を介し
て単位メモリセルのデータが第１図のシリアルデータ出
力端子320に送出される。送信用のシリアルクロック信
号のリーディングエッジが到来するとカウンタ100のカ
ウント値が更新されるので、デコーダによって選択され
るビット位置が変化するが、それまでに選択されていた
ビット位置のメモリセルの出力が第１図のＤフリップフ
ロップ５を介してシリアル出力端子４に送出される。シ
リアルデータ出力端子320に送出される信号波形そのも
のはカウンタ100の各ビットの出力変化の遅れなどが起
因してそのリーディングエッジ近傍においてハザードを
伴うが、前記Ｄフリップフロップ５を介することによっ
て、ハザードや波形なまりが除去された信号を得ること
ができる。すなわち、前記Ｄフリップフロップ５はシリ
アル出力信号の波形整形の機能を有していることにな
る。なお、並列データの書き込み時にはブロックセレク
ト端子330のレベルが“1"に移行し、３ステートバッフ
ァ305がアクティブ状態となって、データバス２からの
送信データがランダムアクセスメモリ300に転送され
る。また、ポジション指定端子340のレベルが“1"のと
きにはD7からD0までの下位バイト側のデータが書き込ま
れ、レベルが“0"のときにはD15からD8までの上位バイ
ト側のデータが書き込まれる。
発明の効果 本発明のシリアルデータの送信装置は以上の説明からも
明らかなように、２フレーム以上の並列データ入力部を
有するメモリ手段（ランダムアクセスメモリ300）と、
送信クロックが供給されるごとに前記メモリ手段のビッ
ト位置を変更してその位置のデータをシリアルデータと
して送出させるビット位置選択手段（カウンタ100）
と、前記メモリ手段に送信データを供給するデータバス
（データバス２）と、フレーム単位に分割された前記メ
モリ手段のデータ入力部と前記データバスとの間に接続
された複数のバススイッチ手段（バススイッチャ400お
よび500）と、１フレーム分の送信が完了した後に前記
バススイッチのひとつを閉状態にさせて、前記メモリ手
段の送信済みのエリアに新たな１フレーム分のデータを
格納させる送信データ更新手段（送信データ更新ブロッ
ク600）を備えているので、複数のフレームが連続した
データを送信する場合にもソフトウェアに負担がかから
ず、大なる効果を奏する。
明らかなように、２フレーム以上の並列データ入力部を
有するメモリ手段（ランダムアクセスメモリ300）と、
送信クロックが供給されるごとに前記メモリ手段のビッ
ト位置を変更してその位置のデータをシリアルデータと
して送出させるビット位置選択手段（カウンタ100）
と、前記メモリ手段に送信データを供給するデータバス
（データバス２）と、フレーム単位に分割された前記メ
モリ手段のデータ入力部と前記データバスとの間に接続
された複数のバススイッチ手段（バススイッチャ400お
よび500）と、１フレーム分の送信が完了した後に前記
バススイッチのひとつを閉状態にさせて、前記メモリ手
段の送信済みのエリアに新たな１フレーム分のデータを
格納させる送信データ更新手段（送信データ更新ブロッ
ク600）を備えているので、複数のフレームが連続した
データを送信する場合にもソフトウェアに負担がかから
ず、大なる効果を奏する。
第１図は本発明の一実施例におけるシリアルデータの送
信装置の構成図、第２図は第１図の主要部のタイミング
チャート、第３図はランダムアクセスメモリの構成例を
示した回路結線図である。 100……カウンタ、300……ランダムアクセスメモリ、60
0……送信データ更新ブロック。
信装置の構成図、第２図は第１図の主要部のタイミング
チャート、第３図はランダムアクセスメモリの構成例を
示した回路結線図である。 100……カウンタ、300……ランダムアクセスメモリ、60
0……送信データ更新ブロック。
Claims (1)
- 【請求項１】２フレーム以上の並列データ入力部を有す
るメモリ手段と、送信クロックが供給されるごとに前記
メモリ手段のビット位置を変更してその位置のデータを
シリアルデータとして送出させるビット位置選択手段
と、前記メモリ手段に送信データを供給するデータバス
と、フレーム単位に分割された前記メモリ手段のデータ
入力部と前記データバスとの間に接続された複数のバス
スイッチ手段と、１フレーム分の送信が完了した後に前
記バススイッチのひとつを閉状態にさせて、前記メモリ
手段の送信済みのエリアに新たな１フレーム分のデータ
を格納させる送信データ更新手段を具備してなるシリア
ルデータの送信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117309A JPH0771115B2 (ja) | 1988-05-13 | 1988-05-13 | シリアルデータの送信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117309A JPH0771115B2 (ja) | 1988-05-13 | 1988-05-13 | シリアルデータの送信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01288041A JPH01288041A (ja) | 1989-11-20 |
| JPH0771115B2 true JPH0771115B2 (ja) | 1995-07-31 |
Family
ID=14708558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63117309A Expired - Lifetime JPH0771115B2 (ja) | 1988-05-13 | 1988-05-13 | シリアルデータの送信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0771115B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62177647A (ja) * | 1986-01-31 | 1987-08-04 | Toshiba Corp | 通信制御装置におけるバツフア管理方式 |
| JPH0736566B2 (ja) * | 1986-09-08 | 1995-04-19 | 松下電器産業株式会社 | シリアルデ−タの送信装置 |
-
1988
- 1988-05-13 JP JP63117309A patent/JPH0771115B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01288041A (ja) | 1989-11-20 |
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