JPH01288041A - シリアルデータの送信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサに内蔵されるシリアルデー
タの送信装置に関するものである。

従来の技術 従来からワンチップのマイクロプロセッサなどにおいて
多用されているシリアルデータの通信装置は、シフトレ
ジスタと７フトカウンタ、サラにはバッファレジスタに
よって構成され、その典型的な例が特公昭８０−５８４
８２号公報に示されている。

近年、マイクロプロセッサの普及はめざましく、多くの
家庭用電気機器に使用されるようになり、ＶＴＲなどに
おいては１台あたり数個のマイクロプロセッサが使用さ
れていることも珍しくない。

数多くのマイクロプロセッサが組み込まれた機器では、
プロセッサ間の情報交換の手段としてシリアル通信が多
用される。情報の送信方法としては、４ピツトまたは８
ビット単位のフレームを数ブロツク連続して送信するが
、その先頭フレームには送信相手となるプロセッサの識
別データが割り当てられる。各デロキッサに高度な連携
動作が必要になってくると、プロセッサ間の相互通信量
が増加して各プロセッサはデータの送受信に多大の労力
を払わなければならなくなる。

発明が解決しようとする課題 すなわち、各プロセッサはシリアルバッファに格納され
たシリアルデータの１フレーム分の送信が完了するごと
に、シリアル割り込み処理を開始し、すみやかにシリア
ルバッファの内容を更新して次の１フレーム分の送信に
備えなければならず、従ってソフトウェアの負担が大き
いという問題点を有していた。

課題を解決するための手段 前記した問題点を解決するために本発明のシリアルデー
タの送信装置では、少なくとも２フレーム分の送信デー
タを格納するメモリ手段と、送信クロックが供給される
ごとに前記メモリ手段のビット位置を変更してその位置
のデータをシリアルデータとして送出させるビット位置
選択手段と、１フレーム分の送信が完了した後に、前記
メモリ手段の送信済みのエリアに新たな１フレーム分の
送信データを格納させる送信データ更新手段を備えてい
る。

作用 本発明では前記した構成によって、１フレーム分の送信
が完了してから次の１フレーム分の送信が完了するまで
の間にメモリ手段の送信済みの１フレーム分のエリアの
データを更新すればよく、ソフトウェアの負担が大幅に
軽減される。

実施例 以下、本発明の実施例について図面を参照しながら説明
する。

第１図は本発明の一実施例におけるシリアルデータの送
信装置をマイクロプロセッサに適用した場合の構成図を
示したものであり、シリアルクロック端子１を介して送
信クロックが供給され、送信開始前にそのカウント値が
〔１１１１〕にプリセットされる４ビツトのカウンタ１
００と、並列データがデータバス２から供給され、前記
カウンタ１００の出力によってデコードされたビット位
置のデータが直列データとして送出される１６ビツトの
ランダムアクセスメそり３００と、クロック端子に前記
送信クロックが供給され、Ｄ端子にシリアルデータ出力
端子３２０を介して前記直列データが供給されてその出
力がインバータ３を介して前記シリアル出力端子４に送
出される波形整形用のＤフリップフロップ６と、前記ラ
ンダムアクセスメモリ３００の上位バイト側のデータ入
力部と前記データバス２の間に挿入された第１のパスス
イッチャ４００と、前記ランダムアクセスメモリ３００
の下位バイト側のデータ入力部と前記データバス２の間
に挿入された第２のパススイッチャ６０ｏと、前記ラン
ダムアクセスメモリ３００に格納された１フレーム分の
データの送信が完了すると、前記ランダムアクセスメモ
リ３００に新たな１フレーム分のデータを格納させる送
信データ更新ブロック６００によって主要部が構成され
ている。また、前記カウンタ１ｏｏの出力はＤフリップ
フロップ６のＤ端子に供給され、前記Ｄ７リツプフロツ
プ６の出力信号が前記送信データ更新ブロック６００に
供給される。さらに、リセット端子７はマイクロプロセ
ッサのノンラッチ形式の出力ボートに接続されてソフト
ウェアによるリセット信号が供給される。また、前記ラ
ンダムアクセスメモリ３００のシリアルデータ出力端子
３２０には波形整形用のＤフリッデフ（７７プ６のＤ端
子が接続されている。なお、送信データ更新ブロック６
００から第１のバススイッチャ４００と第２のバススイ
ッチャ６００にはスイッチを開閉するだめの指令信号が
供給され、ランダムアクセスメモリ３ｏｏのブロックセ
レクト端子３３０とポジション指定端子３４０には前記
ランダムアクセスメモリ３００に並列データの書き込み
を可能にするセレクト信号と、上位バイトと下位バイト
のいずれかの位置指定を行なう指定信号が供給され、Ｄ
フリップフロップ６にはＯＲゲート８を介してリセット
信号が供給される。

以上のように構成されたシリアルデータの送信装置につ
いて、第１図の構成図および第２図に示した主要部のタ
イミングチャートラもとにその動作を説明する。

まず、第２図人はシリアルクロック端子１に供給される
クロック信号波形、第２図Ｂはリセット端子７に供給さ
れるリセット信号波形、第２図Ｃ５Ｄ、Ｅ、Ｆはいずれ
もカウンタ１ｏＯの各ビットの出力信号波形、第２図Ｃ
５ＤはそれぞれＡＮＤグー）ｓ、Ｄフリップフロップ６
の出力信号波形をそれぞれ示したものであり、第２図工
はランダムアクセスメモリ３００のシリアルデータ出力
端子３２０からの出力データの変化、第２図ＪはＤフリ
ップフロップ５によってシリアル出力端子４に送出され
るシリアルデータの変化のもようをそれぞれ示したもの
である。

第１図に示した装置によってシリアルデータの送信を行
うには、第２図に示されるように、あらかじめカウンタ
１００の状態を（１１１１）にするとともにＤフリップ
フロップ６をリセットしておき、データバス２からラン
ダムアクセスメモリ３００に対して１６ビツトの送信デ
ータを書き込む。続いて、シリアルクロック端子１に送
信用のクロック信号を供給すればそのリーディングエツ
ジ（前縁）が到来するごとにカウンタ１００のカウント
値が第２図ＣＮＦに示すように、（１１１０）。

［１１ｏ１］、、、と変化していき、それに伴って、Ｄ
フリップフロップ６のＤ端子に送出されるランダムアク
セスメモリ３００のデータのビット位置も切り換えられ
ていく。これによって、Ｄフリップフロップ５に供給さ
れるクロック信号のリーディングエツジが到来するごと
に送信データが７リアル出力端子４に送出されていくが
、第２図の時刻ｔ、において、カウンタ１００の下位３
ビツトの頭が〔１１１〕になるとＡＮＤゲート９の出力
レベルが１″に移行する。これに続くクロック信号のト
レイリングエツジ（後縁）において、第２図Ｈに示され
るように、Ｄフリップフロップ６の出力レベルが１”に
移行する。このとき、ランダムアクセスメモリ３００か
らはＤＩ５からＤ８までの上位バイトの１フレーム分の
データがすでに送出されているので、この１フレーム分
の８ビツトのデータを新たなデータに書き換えることが
できる。

Ｄフリップフロップｅの出力レベルが１”に移行すると
、送信データ更新ブロックｅｏｏがら第１のバススイッ
チャ４００に対して閉指令信号が送出され、さらにラン
ダムアクセスメモリ３００に対して送信済みの上位バイ
トをデータバス２から°供給される新たなデータに書き
換える指令信号が送出される。具体的にはランダムアク
セスメモリ３ｏｏのブロックセレクト端子３３０にセレ
クト信号が送出され、ポジション指定端子３４０に上位
バイトの指定信号が供給される。送信データ更新ブロッ
ク６００はランダムアクセスメモリ３００に対してデー
タの更新を行なうとともに、Ｄクリップフロップ６には
ＯＲゲート８を介してリセット信号を供給する。

このようにして、時刻ｔ１において、ランダムアクセス
メモリ３００から上位バイトに格納された１フレーム分
のデータ出力が完了すると、送信データ更新ブロックθ
ｏＯは送信済みの上位バイト側のエリアに格納されたデ
ータの更新を行なうとともに、Ｄフリップフロップ６を
リセットして次の動作に備えるが、第２図からもわかる
ように、これら一連の動作は、再びランダムアクセスメ
モリ３００の上位バイトのデータが使用される時刻ｔ３
　までに完了すればよい。したがって、第１図の送信デ
ータ更新ブロック６００をマイクロプロセッサに搭載さ
れたソフトウェアによって実現する場合にもその負担は
かなり軽いものとなる。

なお、第２図の時刻ｔ３において、ランダムアクセスメ
モリ３００から下位バイト側のエリアに格納された１フ
レーム分のデータ出力が完了すると、送信データ更新ブ
ロックｅｏｏは第２のバススイッチャＳＯＯに対して閉
指令信号を送出し、さらにランダムアクセスメモリ３０
０に対して送信済みの下位バイトをデータバス２から供
給される新たなデータに書き換える指令信号を送出する
。

さて、第３図はランダムアクセスメモリ３００の具体的
な構成例を示した回路結線図であり、単位メモリセルは
インバータ３０１と３ステートインバータ３０２によっ
て構成され、デコーダの一部を構成するムＮｐゲート３
０３によってアクティブ状態にされる３ステートインバ
ータ３０６を介して単位メモリセルのデータが第１図の
シリアルデータ出力端子３２０に送出される。送信用の
シリアルクロック信号のリーディングエツジが到来する
とカウンタ１０ｏのカウント値が更新されるので、デコ
ーダによって選択されるビット位置が変化するが、それ
までに選択されていたビット位置のメモリセルの出力が
第１図のＤフリップフロップ５を介してシリアル出力端
子４に送出される。シリアルデータ出力端子３２０に送
出される信号波形そのものはカウンタ１ｏｏの各ビット
の出力変化の遅れなどが起因してそのリーディングエツ
ジ近傍においてハザードを伴うが、前記Ｄフリップフロ
ップ６を介することによって、ノ・ザードや波形なまり
が除去された信号を得ることができる。すなわち、前記
Ｄフリップフロップ６はシリアル出力信号の波形整形の
機能を有していることになる。なお、並列データの書き
込み時にはブロックセレクト端子３３０のレベルが”１
”に移行し、３ステートバツフア３０５がアクティブ状
態となって、データバヌ２からの送信データがランダム
アクセスメモリ３００に転送される。また、ポジション
指定端子３４０のレベルがＬ？１”のときにはＤ７から
り。までの下位バイト側のデータが書き込まれ、レベル
が′０″のときにはＤ１５からＤ８までの上位バイト側
のデータが書き込まれる。

発明の効果 本発明のシリアルデータの送信装置は以上の説明からも
明らかなように、少なくとも２フレーム分の送信データ
を格納するメモリ手段（ランダムアクセスメモリ３００
）と、送信クロックが供給されるごとに前記メモリ手段
のビット位置を変更してその位置のデータをシリアルデ
ータとして送出させるビット位置選択手段（カウンタ１
ｏＯ）と、１フレーム分の送信が完了した後に、前記メ
モリ手段の送信済みのエリアに新たな１フレーム分の送
信データを格納させる送信データ更新手段（送信データ
更新ブロック６００）を備えているので、複数のフレー
ムが連続したデータを送信する場合にもソフトウェアに
負担がかからず、犬なる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるシリアルデータの送
信装置の構成図、第２図は第１図の主要部のタイミング
チャート、第３図はランダムアクセスメモリの構成例を
示した回路結線図である。 １００・・・・・・カウンタ、３００・・・・・・ラン
ダムアクセスメモリ、６ｏｏ・・・・・・送信データ更
新ブロック。

Claims (1)

【特許請求の範囲】
1. 少なくとも２フレーム分の送信データを格納するメモリ
   手段と、送信クロックが供給されるごとに前記メモリ手
   段のビット位置を変更してその位置のデータをシリアル
   データとして送出させるビット位置選択手段と、１フレ
   ーム分の送信が完了した後に、前記メモリ手段の送信済
   みのエリアに新たな１フレーム分の送信データを格納さ
   せる送信データ更新手段を具備してなるシリアルデータ
   の送信装置。