JPH03204058A - 入出力チャネル装置 - Google Patents
入出力チャネル装置Info
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- JPH03204058A JPH03204058A JP34291989A JP34291989A JPH03204058A JP H03204058 A JPH03204058 A JP H03204058A JP 34291989 A JP34291989 A JP 34291989A JP 34291989 A JP34291989 A JP 34291989A JP H03204058 A JPH03204058 A JP H03204058A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 86
- 230000002093 peripheral effect Effects 0.000 claims abstract description 37
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入出力チャネル装置に関する。
第５図は入出力チャネル装置の従来例の構成を示すブロ
ック図、第２図および第３図はそれぞれ、ＡＳＣＩＩ変
換とバイナリ変換の場合の主記憶装置２側のワードデー
タと周辺制御装置３側のバイトデータとの対応関係例を
示す図である。
ック図、第２図および第３図はそれぞれ、ＡＳＣＩＩ変
換とバイナリ変換の場合の主記憶装置２側のワードデー
タと周辺制御装置３側のバイトデータとの対応関係例を
示す図である。
入出力チャネル装置３１は主記憶装置側インタフェース
制御部３２とＩ／Ｏインタフェース制御部３３とデータ
変換回路３４とカウンタ３５よりなり、主記憶装置２と
周辺制御装置３との間のデータ転送を行なう。主記憶装
置側インタフェース制御部３２は、入出力チャネル装置
３１と主記憶装置２の間で転送されるワードデータのバ
イト数をカウンタ３５に設定し、データ変換がＡＳＣＩ
Ｉ変換か、またはバイナリ変換かをデータ変換回路３４
に指示して主記憶装置２のアクセスを行なう。Ｉ／Ｏイ
ンタフェース制御部３３は入出力チャネル装置３１と周
辺制御装置３の間のデータ転送を制御してその転送タイ
ミングをカウンタ３５に通知し、カウンタ３５は人力さ
れた転送タイミング毎に設定されたバイト数から１を減
じて、残数が０になったときＩ／Ｏインタフェース制御
部３３に通知することによりＩ／Ｏインタフェース制御
部３３はデータ転送を終Ｙする。データ変換回路３４は
主記憶装置側インタフェース制御部３２の指示にしたが
い、第２図に示すように、ＡＳＣＩＩ変換が指示された
場合、主記憶装置２からの読出しに対しては主記憶装置
２から転送されるワードデータ（９ビツト／バイト×４
）を分割し、先頭ビットの０を除いて周辺制御装置３へ
転送するバイトデータ（８ビツト／バイト×４）に変換
し、周辺制御装置３からの書込みに対しては逆に先頭ビ
ットの０を追加してデータの組立てを行なっている。こ
の場合、該ワードデータの有効なデータ長と該バイトデ
ータの有効なデータ長は一致する。しかし、第３図に示
すようにバイナリ変換が指示された場合は、主記憶装置
２からの読出しに対しては２ワ一ド分のワードデータ（
９ビツト／バイトＸ４Ｘ２）からバイトデータ（８ビツ
ト／バイト×９）へデータの分割を行ない、周辺制御装
置３からの書込みに対しては逆にデータの組立てを行な
っており、この場合、２ワードのワードデータについて
考えるとそのバイト数は８であり、これに対応するバイ
トデータのバイト数は９となりバイト数が異なることに
なる。このため、カウンタ３５に、Ｉ／Ｏインタフェー
ス制御部３３から通知される転送タイミングに対してカ
ウントを行なわない制御状態を設けることにより、ワー
ドデータの有効なデータ長とバイトデータの有効なデー
タ長を一致させている。
制御部３２とＩ／Ｏインタフェース制御部３３とデータ
変換回路３４とカウンタ３５よりなり、主記憶装置２と
周辺制御装置３との間のデータ転送を行なう。主記憶装
置側インタフェース制御部３２は、入出力チャネル装置
３１と主記憶装置２の間で転送されるワードデータのバ
イト数をカウンタ３５に設定し、データ変換がＡＳＣＩ
Ｉ変換か、またはバイナリ変換かをデータ変換回路３４
に指示して主記憶装置２のアクセスを行なう。Ｉ／Ｏイ
ンタフェース制御部３３は入出力チャネル装置３１と周
辺制御装置３の間のデータ転送を制御してその転送タイ
ミングをカウンタ３５に通知し、カウンタ３５は人力さ
れた転送タイミング毎に設定されたバイト数から１を減
じて、残数が０になったときＩ／Ｏインタフェース制御
部３３に通知することによりＩ／Ｏインタフェース制御
部３３はデータ転送を終Ｙする。データ変換回路３４は
主記憶装置側インタフェース制御部３２の指示にしたが
い、第２図に示すように、ＡＳＣＩＩ変換が指示された
場合、主記憶装置２からの読出しに対しては主記憶装置
２から転送されるワードデータ（９ビツト／バイト×４
）を分割し、先頭ビットの０を除いて周辺制御装置３へ
転送するバイトデータ（８ビツト／バイト×４）に変換
し、周辺制御装置３からの書込みに対しては逆に先頭ビ
ットの０を追加してデータの組立てを行なっている。こ
の場合、該ワードデータの有効なデータ長と該バイトデ
ータの有効なデータ長は一致する。しかし、第３図に示
すようにバイナリ変換が指示された場合は、主記憶装置
２からの読出しに対しては２ワ一ド分のワードデータ（
９ビツト／バイトＸ４Ｘ２）からバイトデータ（８ビツ
ト／バイト×９）へデータの分割を行ない、周辺制御装
置３からの書込みに対しては逆にデータの組立てを行な
っており、この場合、２ワードのワードデータについて
考えるとそのバイト数は８であり、これに対応するバイ
トデータのバイト数は９となりバイト数が異なることに
なる。このため、カウンタ３５に、Ｉ／Ｏインタフェー
ス制御部３３から通知される転送タイミングに対してカ
ウントを行なわない制御状態を設けることにより、ワー
ドデータの有効なデータ長とバイトデータの有効なデー
タ長を一致させている。
上述した従来の入出力チャネル装置は、主記憶装置との
間で転送される有効データのデータ長と、周辺制御装置
との間で転送される有効データのデータ長とを一致させ
る制御が複雑であり、かつ第４図に示すような９ビツト
のワードデータと６ビツトのキャラクタデータとの間の
キャラクタ変換を行なう場合は、余分なバイトカウント
制御のための回路が必要となり、ハードウェア量が増加
するという欠点がある。
間で転送される有効データのデータ長と、周辺制御装置
との間で転送される有効データのデータ長とを一致させ
る制御が複雑であり、かつ第４図に示すような９ビツト
のワードデータと６ビツトのキャラクタデータとの間の
キャラクタ変換を行なう場合は、余分なバイトカウント
制御のための回路が必要となり、ハードウェア量が増加
するという欠点がある。
〔課題を解決するための手段〕
本発明の入出力チャネル装置は、
入力されたコマンドにしたがいデータ変換の種類を決定
する変換決定回路と、 変換決定回路より指示されたデータ変換の種類にしたが
い、主記憶装置との間で転送されるデータと周辺制御装
置との間で転送されるデータのバイトの分割または組立
てを行なって、バイト長を転送先の有効バイト長に揃え
るデータ変換回路と、 データ変換回路と周辺制御装置の間で転送されるデータ
を一時保持するバッファと、 人力された主記憶装置側データのバイト数を、変換決定
回路の指示により対応する周辺制御装置側データのバイ
ト数に変換するバイト数変換回路と、 主記憶装置側データのバイト数が設定され、主記憶装置
側の１バイト転送のタイミング毎に該バイト数設定値か
ら１を減算し、その残数がＯになったときそのことを通
知する第１のカウンタと、 バイト数変換回路から前記周辺制御装置側データのバイ
ト数が設定され、周辺制御装置側の１バイト転送のタイ
ミング毎に該バイト数設定値から１を減算し、その残数
が０になったときそのことを通知する第２のカウンタと
、 変換決定回路にデータ変換の種類を指示するコマンドを
、またバイト数変換回路と第１のカウンタに、転送する
主記憶装置側データのバイト数をそれぞれ設定した後、
主記憶装置からの読出しのときは第１のカウンタに前記
タイミングを出力しながら主記憶装置からの読出しを行
ない、主記憶装置への書込みのときは第２のカウンタよ
り残数０の通知を受けて読出し時と同様に前記タイミン
グを出力しながら書込みを行ない、それぞれ第１のカウ
ンタから残数０の通知を受けたとき動作を終了する主記
憶装置側インタフェース制御部と、第２のカウンタにバ
イト数が設定された後、主記憶装置への書込みのときは
第２のカウンタに前記タイミングを出力しながら周辺制
御装置からのデータ取込みを行ない、主記憶装置からの
読出しのときは、第１のカウンタより残数０の通知を受
けて書込み時と同様に前記タイミングを出力しながら周
辺制御装置へのデータ読出しを行ない、それぞれ第、２
のカウンタから残数Ｏの通知を受けたとき動作を終了す
るＩ／Ｏインタフェース制御部とを有している。
する変換決定回路と、 変換決定回路より指示されたデータ変換の種類にしたが
い、主記憶装置との間で転送されるデータと周辺制御装
置との間で転送されるデータのバイトの分割または組立
てを行なって、バイト長を転送先の有効バイト長に揃え
るデータ変換回路と、 データ変換回路と周辺制御装置の間で転送されるデータ
を一時保持するバッファと、 人力された主記憶装置側データのバイト数を、変換決定
回路の指示により対応する周辺制御装置側データのバイ
ト数に変換するバイト数変換回路と、 主記憶装置側データのバイト数が設定され、主記憶装置
側の１バイト転送のタイミング毎に該バイト数設定値か
ら１を減算し、その残数がＯになったときそのことを通
知する第１のカウンタと、 バイト数変換回路から前記周辺制御装置側データのバイ
ト数が設定され、周辺制御装置側の１バイト転送のタイ
ミング毎に該バイト数設定値から１を減算し、その残数
が０になったときそのことを通知する第２のカウンタと
、 変換決定回路にデータ変換の種類を指示するコマンドを
、またバイト数変換回路と第１のカウンタに、転送する
主記憶装置側データのバイト数をそれぞれ設定した後、
主記憶装置からの読出しのときは第１のカウンタに前記
タイミングを出力しながら主記憶装置からの読出しを行
ない、主記憶装置への書込みのときは第２のカウンタよ
り残数０の通知を受けて読出し時と同様に前記タイミン
グを出力しながら書込みを行ない、それぞれ第１のカウ
ンタから残数０の通知を受けたとき動作を終了する主記
憶装置側インタフェース制御部と、第２のカウンタにバ
イト数が設定された後、主記憶装置への書込みのときは
第２のカウンタに前記タイミングを出力しながら周辺制
御装置からのデータ取込みを行ない、主記憶装置からの
読出しのときは、第１のカウンタより残数０の通知を受
けて書込み時と同様に前記タイミングを出力しながら周
辺制御装置へのデータ読出しを行ない、それぞれ第、２
のカウンタから残数Ｏの通知を受けたとき動作を終了す
るＩ／Ｏインタフェース制御部とを有している。
（作用）
このように、主記憶装置側データのバイト数を設定しカ
ウントするためのカウンタと、周辺制御装置側データの
バイト数を設定しカウントするためのカウンタとを別々
に設け、かつ、データ転送回路中のバッファを用いて、
主記憶装置からの読出しが終了してから周辺制御装置へ
の転送を行ない、または周辺制御装置からのデータの取
込みが終了してから主記憶装置への書込みを行なうこと
により、データバイト長をそれぞれ転送先の有効バイト
長に一致させる制御が容易に実現でき、キャラクタ変換
のための特別なハードウェアも不要とすることができる
。
ウントするためのカウンタと、周辺制御装置側データの
バイト数を設定しカウントするためのカウンタとを別々
に設け、かつ、データ転送回路中のバッファを用いて、
主記憶装置からの読出しが終了してから周辺制御装置へ
の転送を行ない、または周辺制御装置からのデータの取
込みが終了してから主記憶装置への書込みを行なうこと
により、データバイト長をそれぞれ転送先の有効バイト
長に一致させる制御が容易に実現でき、キャラクタ変換
のための特別なハードウェアも不要とすることができる
。
〔実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の入出力チャネル装置の一実施例の構成
を示すブロック図、第４図は、９ビツトのワードデータ
と６ビツトのキャラクタデータとの間のキャラクタ変換
の場合のデータ対応関係を示す図である。なお、第２図
および第３図に示したＡＳＣＩＩ変換例とバイナリ変換
例も本実施例の説明に用いる。
を示すブロック図、第４図は、９ビツトのワードデータ
と６ビツトのキャラクタデータとの間のキャラクタ変換
の場合のデータ対応関係を示す図である。なお、第２図
および第３図に示したＡＳＣＩＩ変換例とバイナリ変換
例も本実施例の説明に用いる。
入出力チャネル装置１は、主記憶装置側インタフェース
制御部４とＩ／Ｏインタフェース制御部５とデータ変換
回路６とバッファ７と２個のカウンタ８および９とバイ
ト数変換回路／Ｏと変換決定回路１１よりなり、主記憶
装置２と周辺制御装置３との間のデータ転送を、有効デ
ータのデータ長を一致させて行なう。主記憶装置側イン
タフェース制御部４は制御線２２を介して主記憶装置２
からバッファ７までの間のワードデータ転送に関する制
御を行なう。Ｉ／Ｏインタフェース制御部５は制御線２
３を介して周辺制御装置３とバッファ７の間のバイトデ
ータ転送に関する制御を行なう。変換決定回路１１はデ
ータバス１７を介して主記憶装置側インタフェース制御
部４から送られてくるデータ転送に関するコマンドを受
けてデータ変換の種類を決定する。バイト数変換回路Ｉ
Ｏはデータパスｌ５を介して主記憶装置側インタフェー
ス制御部４から送られてくるバイト数を受け、制御線１
９を介して変換決定回路１１から指定されたデータ変換
の種類に応じたバイト数に変換する。カウンタ８はデー
タバス１５を介して主記憶装置側インタフェース制御部
４から送られてくるバイト数が設定され、別途に制御線
２４で主記憶装置側インタフェース制御部４から示され
る１バイトの転送タイミング毎に、設定されたバイト数
から１を減じ、設定値がＯになったことを制御線２０で
主記憶装置側インタフェース制御部４とＩ／Ｏインタフ
ェース制御部５に通知する。カウンタ９はデータバス１
６を介して送られてくるバイト数が設定され、制御線２
５でＩ／Ｏインタフェース制御部５から示される１バイ
トの転送タイミング毎に、設定されたバイト数から１を
減じ、設定値がＯになったことを制御線２！でＩ／Ｏイ
ンタフェース制御部５と主記憶装置インタフェース制御
部４に通知する。データ変換回路６はデータバス１２を
介して主記憶装置２から、もしくはデータバス１３を介
してバッファ７より送られてくるデータを制御線１８を
介する変換決定回路１１の指示により変換する。バッフ
ァ７はデータバス１３もしくはデータバス１４を介して
送られてくるデータを一時保持する。
制御部４とＩ／Ｏインタフェース制御部５とデータ変換
回路６とバッファ７と２個のカウンタ８および９とバイ
ト数変換回路／Ｏと変換決定回路１１よりなり、主記憶
装置２と周辺制御装置３との間のデータ転送を、有効デ
ータのデータ長を一致させて行なう。主記憶装置側イン
タフェース制御部４は制御線２２を介して主記憶装置２
からバッファ７までの間のワードデータ転送に関する制
御を行なう。Ｉ／Ｏインタフェース制御部５は制御線２
３を介して周辺制御装置３とバッファ７の間のバイトデ
ータ転送に関する制御を行なう。変換決定回路１１はデ
ータバス１７を介して主記憶装置側インタフェース制御
部４から送られてくるデータ転送に関するコマンドを受
けてデータ変換の種類を決定する。バイト数変換回路Ｉ
Ｏはデータパスｌ５を介して主記憶装置側インタフェー
ス制御部４から送られてくるバイト数を受け、制御線１
９を介して変換決定回路１１から指定されたデータ変換
の種類に応じたバイト数に変換する。カウンタ８はデー
タバス１５を介して主記憶装置側インタフェース制御部
４から送られてくるバイト数が設定され、別途に制御線
２４で主記憶装置側インタフェース制御部４から示され
る１バイトの転送タイミング毎に、設定されたバイト数
から１を減じ、設定値がＯになったことを制御線２０で
主記憶装置側インタフェース制御部４とＩ／Ｏインタフ
ェース制御部５に通知する。カウンタ９はデータバス１
６を介して送られてくるバイト数が設定され、制御線２
５でＩ／Ｏインタフェース制御部５から示される１バイ
トの転送タイミング毎に、設定されたバイト数から１を
減じ、設定値がＯになったことを制御線２！でＩ／Ｏイ
ンタフェース制御部５と主記憶装置インタフェース制御
部４に通知する。データ変換回路６はデータバス１２を
介して主記憶装置２から、もしくはデータバス１３を介
してバッファ７より送られてくるデータを制御線１８を
介する変換決定回路１１の指示により変換する。バッフ
ァ７はデータバス１３もしくはデータバス１４を介して
送られてくるデータを一時保持する。
次に、本実施例の動作について図面を参照して説明する
。
。
まず、データ転送に先立って、主記憶装置側インタフェ
ース制御部４はデータバス１７を介して変換決定回路１
１にデータ変換の種類を指示するコマンドを、またデー
タバス１５を介してバイト数変換回路ｌＯとカウンタ８
にワードデータのバイト数を、それぞれ送出する。変換
決定回路１１は送られてきたコマンドを取込んで解析し
、ＡＳＣＩＩ変換かバイナリ変換かキャラクタ変換かを
決定し、バイト数変換回路ｌＯとデータ変換回路６にそ
れぞれ通知する。バイト数変換回路ｌＯは送られてきた
バイト数を取込み、通知されたデータ変換の種類に応じ
てバイト数の変換を行なう。この場合、変換後のバイト
数は、ＡＳＩＪＩ変換の場合は、ワードデータのバイト
数をＭとしＡＳＣＩＩ変換後のバイト数をＮＡとすると
、ＮＡ−Ｍとなり、バイナリ変換が指示された場合は、
バイナリ変換後のバイト数をＮＢとすると、ＮＢ・９ｘ
Ｍ／８となり、キャラクタ変換が指示された場合は、キ
ャラクタ変換後のバイト数をＮＣとすると、ＮＧ・９ｘ
Ｍ／６となる。このようにしてバイト数を変換し、変換
されたバイト数はカウンタ９に取込んでデータ転送を開
始する。
ース制御部４はデータバス１７を介して変換決定回路１
１にデータ変換の種類を指示するコマンドを、またデー
タバス１５を介してバイト数変換回路ｌＯとカウンタ８
にワードデータのバイト数を、それぞれ送出する。変換
決定回路１１は送られてきたコマンドを取込んで解析し
、ＡＳＣＩＩ変換かバイナリ変換かキャラクタ変換かを
決定し、バイト数変換回路ｌＯとデータ変換回路６にそ
れぞれ通知する。バイト数変換回路ｌＯは送られてきた
バイト数を取込み、通知されたデータ変換の種類に応じ
てバイト数の変換を行なう。この場合、変換後のバイト
数は、ＡＳＩＪＩ変換の場合は、ワードデータのバイト
数をＭとしＡＳＣＩＩ変換後のバイト数をＮＡとすると
、ＮＡ−Ｍとなり、バイナリ変換が指示された場合は、
バイナリ変換後のバイト数をＮＢとすると、ＮＢ・９ｘ
Ｍ／８となり、キャラクタ変換が指示された場合は、キ
ャラクタ変換後のバイト数をＮＣとすると、ＮＧ・９ｘ
Ｍ／６となる。このようにしてバイト数を変換し、変換
されたバイト数はカウンタ９に取込んでデータ転送を開
始する。
いま、データ転送が主記憶装置２からの読出しの場合、
主記憶装置側インタフェース制御部４の指示で主記憶装
置２からデータバス１２を介してワードデータが送出さ
れる。データ変換回路６は変換決定回路＋１から通知さ
れた種類にしたがいデータ分割を行なった後、データバ
ス１３を介してバッファ７にバイトデータを送出する。
主記憶装置側インタフェース制御部４の指示で主記憶装
置２からデータバス１２を介してワードデータが送出さ
れる。データ変換回路６は変換決定回路＋１から通知さ
れた種類にしたがいデータ分割を行なった後、データバ
ス１３を介してバッファ７にバイトデータを送出する。
その間、カウンタ８が主記憶装置側インタフェース制御
部４から入力された主記憶装置２とバッファ７の間のデ
ータ転送のタイミング毎に設定値から１を減算し、残数
が０になれば主記憶装置側インタフェース制御部４とＩ
／Ｏインタフェース制御部５に通知する。この通知によ
り、Ｉ／Ｏインクフェース制御部５はバッファ７からデ
ータノ（ス１４を介して周辺制御装置３ヘパイトデータ
の転送を開始する。転送中、カウンタ９がＩ／Ｏインタ
フェース制御部５から人力されたバッファ７と周辺制御
装置３との間のデータ転送のタイミング毎にその設定値
から１を減算して、残数ｂ（ＱになればＩ／Ｏインタフ
ェース制御部５と主記憶装置側インタフェース制御部４
にその旨を通知してワードデータの読出しを終了する。
部４から入力された主記憶装置２とバッファ７の間のデ
ータ転送のタイミング毎に設定値から１を減算し、残数
が０になれば主記憶装置側インタフェース制御部４とＩ
／Ｏインタフェース制御部５に通知する。この通知によ
り、Ｉ／Ｏインクフェース制御部５はバッファ７からデ
ータノ（ス１４を介して周辺制御装置３ヘパイトデータ
の転送を開始する。転送中、カウンタ９がＩ／Ｏインタ
フェース制御部５から人力されたバッファ７と周辺制御
装置３との間のデータ転送のタイミング毎にその設定値
から１を減算して、残数ｂ（ＱになればＩ／Ｏインタフ
ェース制御部５と主記憶装置側インタフェース制御部４
にその旨を通知してワードデータの読出しを終了する。
また、データ転送が主記憶装置２への書込みの場合、Ｉ
／Ｏインタフェース制御部５の指示で周辺制御装置３か
らデータバス１４を介して〕〈イトデータがバッファ７
に取込まれる。その間、カウンタ９が入力されたバッフ
ァ７と周辺制御装置３との間のデータ転送のタイミング
毎にその設定値から１を減算して、残数が０になればそ
の旨をＩ／Ｏインタフェース制御部５と主記憶装置側イ
ンタフェース制御部４に通知する。この通知により、主
記憶装置側インタフェース制御部４はノてツファ７から
データバス１３を介してバイトデータの転送を開始し、
データ変換回路６は制御線１８で通知された変換種類に
したがいデータの組立てを行なった後、データバス１２
を介して主記憶装置２ヘワードデータを送出する。その
間、カウンタ８がバッファ７と主記憶装置２０間のデー
タ転送のタイミング毎にその設定値から１を減算して、
残数が０になれば主記憶装置側インタフェース制御部４
とＩ／Ｏインタフェース制御部５へ通知してワードデー
タの書込みを終了する。
／Ｏインタフェース制御部５の指示で周辺制御装置３か
らデータバス１４を介して〕〈イトデータがバッファ７
に取込まれる。その間、カウンタ９が入力されたバッフ
ァ７と周辺制御装置３との間のデータ転送のタイミング
毎にその設定値から１を減算して、残数が０になればそ
の旨をＩ／Ｏインタフェース制御部５と主記憶装置側イ
ンタフェース制御部４に通知する。この通知により、主
記憶装置側インタフェース制御部４はノてツファ７から
データバス１３を介してバイトデータの転送を開始し、
データ変換回路６は制御線１８で通知された変換種類に
したがいデータの組立てを行なった後、データバス１２
を介して主記憶装置２ヘワードデータを送出する。その
間、カウンタ８がバッファ７と主記憶装置２０間のデー
タ転送のタイミング毎にその設定値から１を減算して、
残数が０になれば主記憶装置側インタフェース制御部４
とＩ／Ｏインタフェース制御部５へ通知してワードデー
タの書込みを終了する。
以ト説明したように本発明は、ワードデータのバイト数
をカウントするカウンタと、データ変換後のバイトデー
タのバイト数をカウントするカウンタを別々に備え、か
つ、主記憶装置または周辺制御装置の一方の転送動作の
終了後に他方を動作させることにより、主記憶装置と入
出力チャネル装置との間のデータ転送における有効デー
タのデータ長と周辺制御装置と該入出力チャネル装置と
の間のデータ転送における有効データのデータ長の一致
をとる制御が容易に実現でき、キャラクタ変換のための
特別なバイトカウント制御回路を設ける必要もなく、入
出力チャネル装置を簡素にすることができる効果がある
。
をカウントするカウンタと、データ変換後のバイトデー
タのバイト数をカウントするカウンタを別々に備え、か
つ、主記憶装置または周辺制御装置の一方の転送動作の
終了後に他方を動作させることにより、主記憶装置と入
出力チャネル装置との間のデータ転送における有効デー
タのデータ長と周辺制御装置と該入出力チャネル装置と
の間のデータ転送における有効データのデータ長の一致
をとる制御が容易に実現でき、キャラクタ変換のための
特別なバイトカウント制御回路を設ける必要もなく、入
出力チャネル装置を簡素にすることができる効果がある
。
第１図は本発明の入出力チャネル装置の一実施例の構成
を示すブロック図、第２図、第３図および第４図はそれ
ぞれ、＾ＳにＩＩ変換とバイナリ変換とキャラクタ変換
の場合の、主記憶装置２側のワードデータと周辺制御装
置３側のバイトデータとの対応関係例を示すフォーマッ
トイメージ、第５図は従来の入出力チャネル装置の構成
を示すブロック図である。 １・・・・入出力チャネル装置、 ２・・・・主記憶装置、 ３・・・・周辺制御装置、 ４・・・・主記憶装置側インタフェース制御部、５・・
・・Ｉ／Ｏインタフェース制御部、６・・・・データ変
換回路、 ７・・・・バッファ、 ８・・・・カウンタ、 ９・・・・カウンタ、 ｌＯ・・・・バイト数変換回路、 １１・・・・変換決定回路、 ＋２．１３．１４．１５，１６．１７・・・・・・・・
・データバス、＋８．１９．２０．２＋、２２，２３，
２４．２５・・・制御線。
を示すブロック図、第２図、第３図および第４図はそれ
ぞれ、＾ＳにＩＩ変換とバイナリ変換とキャラクタ変換
の場合の、主記憶装置２側のワードデータと周辺制御装
置３側のバイトデータとの対応関係例を示すフォーマッ
トイメージ、第５図は従来の入出力チャネル装置の構成
を示すブロック図である。 １・・・・入出力チャネル装置、 ２・・・・主記憶装置、 ３・・・・周辺制御装置、 ４・・・・主記憶装置側インタフェース制御部、５・・
・・Ｉ／Ｏインタフェース制御部、６・・・・データ変
換回路、 ７・・・・バッファ、 ８・・・・カウンタ、 ９・・・・カウンタ、 ｌＯ・・・・バイト数変換回路、 １１・・・・変換決定回路、 ＋２．１３．１４．１５，１６．１７・・・・・・・・
・データバス、＋８．１９．２０．２＋、２２，２３，
２４．２５・・・制御線。
Claims (1)
- 【特許請求の範囲】 主記憶装置と周辺制御装置の間のデータ転送を制御す
る入出力チャネル装置であって、入力されたコマンドに
したがいデータ変換の種類を決定する変換決定回路と、 変換決定回路より指示されたデータ変換の種類にしたが
い、主記憶装置との間で転送されるデータと周辺制御装
置との間で転送されるデータのバイトの分割または組立
てを行なって、バイト長を転送先の有効バイト長に揃え
るデータ変換回路と、 データ変換回路と周辺制御装置の間で転送されるデータ
を一時保持するバッファと、 入力された主記憶装置側データのバイト数を、変換決定
回路の指示により対応する周辺制御装置側データのバイ
ト数に変換するバイト数変換回路主記憶装置側データの
バイト数が設定され、主記憶装置側の１バイト転送のタ
イミング毎に該バイト数設定値から１を減算し、その残
数が０になったときそのことを通知する第１のカウンタ
と、 バイト数変換回路から前記周辺制御装置側データのバイ
ト数が設定され、周辺制御装置側の１バイト転送のタイ
ミング毎に該バイト数設定値から１を減算し、その残数
が０になったときそのことを通知する第２のカウンタと
、 変換決定回路にデータ変換の種類を指示するコマンドを
、またバイト数変換回路と第１のカウンタに、転送する
主記憶装置側データのバイト数をそれぞれ設定した後、
主記憶装置からの読出しのときは第１のカウンタに前記
タイミングを出力しながら主記憶装置からの読出しを行
ない、主記憶装置への書込みのときは第２のカウンタよ
り残数０の通知を受けて読出し時と同様に前記タイミン
グを出力しながら書込みを行ない、それぞれ第１のカウ
ンタから残数０の通知を受けたとき動作を終了する主記
憶装置側インタフェース制御部と、第２のカウンタにバ
イト数が設定された後、主記憶装置への書込みのときは
第２のカウンタに前記タイミングを出力しながら周辺制
御装置からのデータ取込みを行ない、主記憶装置からの
読出しのときは、第１のカウンタより残数０の通知を受
けて書込み時と同様に前記タイミングを出力しながら周
辺制御装置へのデータ読出しを行ない、それぞれ第２の
カウンタから残数０の通知を受けたとき動作を終了する
Ｉ／Ｏインタフェース制御部とを有する入出力チャネル
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34291989A JP2806583B2 (ja) | 1989-12-29 | 1989-12-29 | 入出力チャネル装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34291989A JP2806583B2 (ja) | 1989-12-29 | 1989-12-29 | 入出力チャネル装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03204058A true JPH03204058A (ja) | 1991-09-05 |
| JP2806583B2 JP2806583B2 (ja) | 1998-09-30 |
Family
ID=18357537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34291989A Expired - Fee Related JP2806583B2 (ja) | 1989-12-29 | 1989-12-29 | 入出力チャネル装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806583B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102034240B1 (ko) * | 2019-06-12 | 2019-10-18 | 국방과학연구소 | 군사용 통신 버스를 통해 송신 또는 수신되는 메시지 처리 장치 |
-
1989
- 1989-12-29 JP JP34291989A patent/JP2806583B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2806583B2 (ja) | 1998-09-30 |
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