JP2806583B2 - 入出力チャネル装置 - Google Patents
入出力チャネル装置Info
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- JP2806583B2 JP2806583B2 JP34291989A JP34291989A JP2806583B2 JP 2806583 B2 JP2806583 B2 JP 2806583B2 JP 34291989 A JP34291989 A JP 34291989A JP 34291989 A JP34291989 A JP 34291989A JP 2806583 B2 JP2806583 B2 JP 2806583B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入出力チャネル装置に関する。
第５図は入出力チャネル装置の従来例の構成を示すブ
ロック図、第２図および第３図はそれぞれ、ASCII変換
とバイナリ変換の場合の主記憶装置２側のワードデータ
と周辺制御装置３側のバイトデータとの対応関係例を示
す図である。
ロック図、第２図および第３図はそれぞれ、ASCII変換
とバイナリ変換の場合の主記憶装置２側のワードデータ
と周辺制御装置３側のバイトデータとの対応関係例を示
す図である。
入出力チャネル装置31は主記憶装置側インタフェース
制御部32とI/Oインタフェース制御部33とデータ変換回
路34とカウンタ35よりなり、主記憶装置２と周辺制御装
置３との間のデータ転送を行なう。主記憶装置側インタ
フェース制御部32は、入出力チャネル装置31と主記憶装
置２の間で転送されるワードデータのバイト数をカウン
タ35に設定し、データ変換がASCII変換か、またはバイ
ナリ変換がをデータ変換回路34に指示して主記憶装置２
のアクセスを行なう。I/Oインタフェース制御部33は入
出力チャネル装置31と周辺制御装置３の間のデータ転送
を制御してその転送タイミングをカウンタ35に通知し、
カウンタ35は入力された転送タイミング毎に設定された
バイト数から１を減じて、残数が０になったときI/Oイ
ンタフェース制御部33に通知することによりI/Oインタ
フェース制御部33はデータ転送を終了する。データ変換
回路34は主記憶装置側インタフェース制御部32の指示に
したがい、第２図に示すように、ASCII変換が指示され
た場合、主記憶装置２からの読出しに対しては主記憶装
置２から転送されるワードデータ（９ビット／バイト×
４）を分割し、先頭ビットの０を除いて周辺制御装置３
へ転送するバイトデータ（８ビット／バイト×４）に変
換し、周辺制御装置３からの書込みに対しては逆に先頭
ビットの０を追加してデータの組立てを行なっている。
この場合、該ワードデータの有効なデータ長と該バイト
データの有効なデータ長は一致する。しかし、第３図に
示すようにバイナリ変換が指示された場合は、主記憶装
置２からの読出しに対しては２ワード分のワードデータ
（９ビット／バイト×４×２）からバイトデータ（８ビ
ット／バイト×９）へデータの分割を行ない、周辺制御
装置３からの書込みに対しては逆にデータの組立てを行
なっており、この場合、２ワードのワードデータについ
て考えるとそのバイト数は８であり、これに対応するバ
イトデータのバイト数は９となりバイト数が異なること
になる。このため、カウンタ35に、I/Oインタフェース
制御部33から通知される転送タイミングに対してカウン
トを行なわない制御状態を設けることにより、ワードデ
ータの有効なデータ長とバイトデータの有効なデータ長
を一致させている。
制御部32とI/Oインタフェース制御部33とデータ変換回
路34とカウンタ35よりなり、主記憶装置２と周辺制御装
置３との間のデータ転送を行なう。主記憶装置側インタ
フェース制御部32は、入出力チャネル装置31と主記憶装
置２の間で転送されるワードデータのバイト数をカウン
タ35に設定し、データ変換がASCII変換か、またはバイ
ナリ変換がをデータ変換回路34に指示して主記憶装置２
のアクセスを行なう。I/Oインタフェース制御部33は入
出力チャネル装置31と周辺制御装置３の間のデータ転送
を制御してその転送タイミングをカウンタ35に通知し、
カウンタ35は入力された転送タイミング毎に設定された
バイト数から１を減じて、残数が０になったときI/Oイ
ンタフェース制御部33に通知することによりI/Oインタ
フェース制御部33はデータ転送を終了する。データ変換
回路34は主記憶装置側インタフェース制御部32の指示に
したがい、第２図に示すように、ASCII変換が指示され
た場合、主記憶装置２からの読出しに対しては主記憶装
置２から転送されるワードデータ（９ビット／バイト×
４）を分割し、先頭ビットの０を除いて周辺制御装置３
へ転送するバイトデータ（８ビット／バイト×４）に変
換し、周辺制御装置３からの書込みに対しては逆に先頭
ビットの０を追加してデータの組立てを行なっている。
この場合、該ワードデータの有効なデータ長と該バイト
データの有効なデータ長は一致する。しかし、第３図に
示すようにバイナリ変換が指示された場合は、主記憶装
置２からの読出しに対しては２ワード分のワードデータ
（９ビット／バイト×４×２）からバイトデータ（８ビ
ット／バイト×９）へデータの分割を行ない、周辺制御
装置３からの書込みに対しては逆にデータの組立てを行
なっており、この場合、２ワードのワードデータについ
て考えるとそのバイト数は８であり、これに対応するバ
イトデータのバイト数は９となりバイト数が異なること
になる。このため、カウンタ35に、I/Oインタフェース
制御部33から通知される転送タイミングに対してカウン
トを行なわない制御状態を設けることにより、ワードデ
ータの有効なデータ長とバイトデータの有効なデータ長
を一致させている。
上述した従来の入出力チャネル装置は、主記憶装置と
の間で転送される有効データのデータ長と、周辺制御装
置との間で転送される有効データのデータ長とを一致さ
せる制御が複雑であり、かつ第４図に示すような９ビッ
トのワードデータと６ビットのキャラクタデータとの間
のキャラクタ変換を行なう場合は、余分なバイトカウン
ト制御のための回路が必要となり、ハードウェア量が増
加するという欠点がある。
の間で転送される有効データのデータ長と、周辺制御装
置との間で転送される有効データのデータ長とを一致さ
せる制御が複雑であり、かつ第４図に示すような９ビッ
トのワードデータと６ビットのキャラクタデータとの間
のキャラクタ変換を行なう場合は、余分なバイトカウン
ト制御のための回路が必要となり、ハードウェア量が増
加するという欠点がある。
本発明の入出力チャネル装置は、 入力されたコマンドにしたがいデータ変換の種類を決
定する変換決定回路と、 変換決定回路より指示されたデータ変換の種類にした
がい、主記憶装置との間で転送されるデータと周辺制御
装置との間で転送されるデータのバイトの分割または組
立てを行なって、バイト長を転送先の有効バイト長に揃
えるデータ変換回路と、 データ変換回路と周辺制御装置の間で転送されるデー
タを一時保持するバッファと、 入力された主記憶装置側データのバイト数を、変換決
定回路の指示により対応する周辺制御装置側データのバ
イト数に変換するバイト数変換回路と、 主記憶装置側データのバイト数が設定され、主記憶装
置側の１バイト転送のタイミング毎に該バイト数設定値
から１を減算し、その残数が０になったときそのことを
通知する第１のカウンタと、 バイト数変換回路から前記周辺制御装置側データのバ
イト数が設定され、周辺制御装置側の１バイト転送のタ
イミング毎に該バイト数設定値から１を減算し、その残
数が０になったときそのことを通知する第２のカウンタ
と、 変換決定回路にデータ変換の種類を指示するコマンド
を、またバイト数変換回路と第１のカウンタに、転送す
る主記憶装置側データのバイト数をそれぞれ設定した
後、主記憶装置からの読出しのときは第１のカウンタに
前記タイミングを出力しながら主記憶装置からの読出し
を行ない、主記憶装置への書込みのときは第２のカウン
タより残数０の通知を受けて読出し時と同様に前記タイ
ミングを出力しながら書込みを行ない、それぞれ第１の
カウンタから残数０の通知を受けたとき動作を終了する
主記憶装置側インタフェース制御部と、 第２のカウンタにバイト数が設定された後、主記憶装
置への書込みのときは第２のカウンタに前記タイミング
を出力しながら周辺制御装置からのデータ取込みを行な
い、主記憶装置からの読出しのときは、第１のカウンタ
より残数０の通知を受けて書込み時と同様に前記タイミ
ングを出力しながら周辺制御装置へのデータ読出しを行
ない、それぞれ第２のカウンタから残数０の通知を受け
たとき動作を終了するI/Oインタフェース制御部とを有
している。
定する変換決定回路と、 変換決定回路より指示されたデータ変換の種類にした
がい、主記憶装置との間で転送されるデータと周辺制御
装置との間で転送されるデータのバイトの分割または組
立てを行なって、バイト長を転送先の有効バイト長に揃
えるデータ変換回路と、 データ変換回路と周辺制御装置の間で転送されるデー
タを一時保持するバッファと、 入力された主記憶装置側データのバイト数を、変換決
定回路の指示により対応する周辺制御装置側データのバ
イト数に変換するバイト数変換回路と、 主記憶装置側データのバイト数が設定され、主記憶装
置側の１バイト転送のタイミング毎に該バイト数設定値
から１を減算し、その残数が０になったときそのことを
通知する第１のカウンタと、 バイト数変換回路から前記周辺制御装置側データのバ
イト数が設定され、周辺制御装置側の１バイト転送のタ
イミング毎に該バイト数設定値から１を減算し、その残
数が０になったときそのことを通知する第２のカウンタ
と、 変換決定回路にデータ変換の種類を指示するコマンド
を、またバイト数変換回路と第１のカウンタに、転送す
る主記憶装置側データのバイト数をそれぞれ設定した
後、主記憶装置からの読出しのときは第１のカウンタに
前記タイミングを出力しながら主記憶装置からの読出し
を行ない、主記憶装置への書込みのときは第２のカウン
タより残数０の通知を受けて読出し時と同様に前記タイ
ミングを出力しながら書込みを行ない、それぞれ第１の
カウンタから残数０の通知を受けたとき動作を終了する
主記憶装置側インタフェース制御部と、 第２のカウンタにバイト数が設定された後、主記憶装
置への書込みのときは第２のカウンタに前記タイミング
を出力しながら周辺制御装置からのデータ取込みを行な
い、主記憶装置からの読出しのときは、第１のカウンタ
より残数０の通知を受けて書込み時と同様に前記タイミ
ングを出力しながら周辺制御装置へのデータ読出しを行
ない、それぞれ第２のカウンタから残数０の通知を受け
たとき動作を終了するI/Oインタフェース制御部とを有
している。
このように、主記憶装置側データのバイト数を設定し
カウントするためのカウンタと、周辺制御装置側データ
のバイト数を設定しカウントするためのカウンタとを別
々に設け、かつ、データ転送回路中のバッファを用い
て、主記憶装置からの読出しが終了してから周辺制御装
置への転送を行ない、または周辺制御装置からのデータ
の取込みが終了してから主記憶装置への書込みを行なう
ことにより、データバイト長をそれぞれ転送先の有効バ
イト長に一致させる制御が容易に実現でき、キャラクタ
変換のための特別なハードウェアも不要とすることがで
きる。
カウントするためのカウンタと、周辺制御装置側データ
のバイト数を設定しカウントするためのカウンタとを別
々に設け、かつ、データ転送回路中のバッファを用い
て、主記憶装置からの読出しが終了してから周辺制御装
置への転送を行ない、または周辺制御装置からのデータ
の取込みが終了してから主記憶装置への書込みを行なう
ことにより、データバイト長をそれぞれ転送先の有効バ
イト長に一致させる制御が容易に実現でき、キャラクタ
変換のための特別なハードウェアも不要とすることがで
きる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の入出力チャネル装置の一実施例の構
成を示すブロック図、第４図は、９ビットのワードデー
タと６ビットのキャラクタデータとの間のキャラクタ変
換の場合のデータ対応関係を示す図である。なお、第２
図および第３図に示したASCII変換例とバイナリ変換例
も本実施例の説明に用いる。
成を示すブロック図、第４図は、９ビットのワードデー
タと６ビットのキャラクタデータとの間のキャラクタ変
換の場合のデータ対応関係を示す図である。なお、第２
図および第３図に示したASCII変換例とバイナリ変換例
も本実施例の説明に用いる。
入出力チャネル装置１は、主記憶装置側インタフェー
ス制御部４とI/Oインタフェース制御部５とデータ変換
回路６とバッファ７と２個のカウンタ８および９とバイ
ト数変換回路10と変換決定回路11よりなり、主記憶装置
２と周辺制御装置３との間のデータ転送を、有効データ
のデータ長を一致させて行なう。主記憶装置側インタフ
ェース制御部４は制御線22を介して主記憶装置２からバ
ッファ７までの間のワードデータ転送に関する制御を行
なう。I/Oインタフェース制御部５は制御線23を介して
周辺制御装置３とバッファ７の間のバイトデータ転送に
関する制御を行なう。変換決定回路11はデータパス17を
介して主記憶装置側インタフェース制御部４から送られ
てくるデータ転送に関するコマンドを受けてデータ変換
の種類を決定する。バイト数変換回路10はデータパス15
を介して主記憶装置側インタフェース制御部４から送ら
れてくるバイト数を受け、制御線19を介して変換決定回
路11から指定されたデータ変換の種類に応じたバイト数
に変換する。カウンタ８はデータパス15を介して主記憶
装置側インタフェース制御部４から送られてくるバイト
数が設定され、別途に制御線24で主記憶装置側インタフ
ェース制御部４から示される１バイトの転送タイミング
毎に、設定されたバイト数から１を減じ、設定値が０に
なったことを制御線20で主記憶装置側インタフェース制
御部４とI/Oインタフェース制御部５に通知する。カウ
ンタ９はデータパス16を介して送られてくるバイト数が
設定され、制御線25でI/Oインタフェース制御部５から
示される１バイトの転送タイミング毎に、設定されたバ
イト数から１を減じ、設定値が０になったことを制御線
21でI/Oインタフェース制御部５と主記憶装置インタフ
ェース制御部４に通知する。データ変換回路６はデータ
パス12を介して主記憶装置２から、もしくはデータパス
13を介してバッファ７より送られてくるデータを制御線
18を介する変換決定回路11の指示により変換する。バッ
ファ７はデータパス13もしくはデータパス14を介して送
られてくるデータを一時保持する。
ス制御部４とI/Oインタフェース制御部５とデータ変換
回路６とバッファ７と２個のカウンタ８および９とバイ
ト数変換回路10と変換決定回路11よりなり、主記憶装置
２と周辺制御装置３との間のデータ転送を、有効データ
のデータ長を一致させて行なう。主記憶装置側インタフ
ェース制御部４は制御線22を介して主記憶装置２からバ
ッファ７までの間のワードデータ転送に関する制御を行
なう。I/Oインタフェース制御部５は制御線23を介して
周辺制御装置３とバッファ７の間のバイトデータ転送に
関する制御を行なう。変換決定回路11はデータパス17を
介して主記憶装置側インタフェース制御部４から送られ
てくるデータ転送に関するコマンドを受けてデータ変換
の種類を決定する。バイト数変換回路10はデータパス15
を介して主記憶装置側インタフェース制御部４から送ら
れてくるバイト数を受け、制御線19を介して変換決定回
路11から指定されたデータ変換の種類に応じたバイト数
に変換する。カウンタ８はデータパス15を介して主記憶
装置側インタフェース制御部４から送られてくるバイト
数が設定され、別途に制御線24で主記憶装置側インタフ
ェース制御部４から示される１バイトの転送タイミング
毎に、設定されたバイト数から１を減じ、設定値が０に
なったことを制御線20で主記憶装置側インタフェース制
御部４とI/Oインタフェース制御部５に通知する。カウ
ンタ９はデータパス16を介して送られてくるバイト数が
設定され、制御線25でI/Oインタフェース制御部５から
示される１バイトの転送タイミング毎に、設定されたバ
イト数から１を減じ、設定値が０になったことを制御線
21でI/Oインタフェース制御部５と主記憶装置インタフ
ェース制御部４に通知する。データ変換回路６はデータ
パス12を介して主記憶装置２から、もしくはデータパス
13を介してバッファ７より送られてくるデータを制御線
18を介する変換決定回路11の指示により変換する。バッ
ファ７はデータパス13もしくはデータパス14を介して送
られてくるデータを一時保持する。
次に、本実施例の動作について図面を参照して説明す
る。
る。
まず、データ転送に先立って、主記憶装置側インタフ
ェース制御部４はデータパス17を介して変換決定回路11
にデータ変換の種類を指示するコマンドを、またデータ
パス15を介してバイト数変換回路10とカウンタ８にワー
ドデータのバイト数を、それぞれ送出する。変換決定回
路11は送られてきたコマンドを取込んで解析し、ASCII
変換からバイナリ変換かキャラクタ変換かを決定し、バ
イト数変換回路10とデータ変換回路６にそれぞれ通知す
る。バイト数変換回路10は送られてきたバイト数を取込
み、通知されたデータ変換の種類に応じてバイト数の変
換を行なう。この場合、変換後のバイト数は、ASCII変
換の場合は、ワードデータのバイト数をＭとしASCII変
換後のバイト数をNAとすると、NA＝Ｍとなり、バイナリ
変換が指示された場合は、バイナリ変換後のバイト数を
NBとすると、NB＝９×M/8となり、キャラクタ変換が指
示された場合は、キャラクタ変換後のバイト数をNCとす
ると、NC＝９×M/6となる。このようにしてバイト数を
変換し、変換されたバイト数はカウンタ９に取込んでデ
ータ転送を開始する。
ェース制御部４はデータパス17を介して変換決定回路11
にデータ変換の種類を指示するコマンドを、またデータ
パス15を介してバイト数変換回路10とカウンタ８にワー
ドデータのバイト数を、それぞれ送出する。変換決定回
路11は送られてきたコマンドを取込んで解析し、ASCII
変換からバイナリ変換かキャラクタ変換かを決定し、バ
イト数変換回路10とデータ変換回路６にそれぞれ通知す
る。バイト数変換回路10は送られてきたバイト数を取込
み、通知されたデータ変換の種類に応じてバイト数の変
換を行なう。この場合、変換後のバイト数は、ASCII変
換の場合は、ワードデータのバイト数をＭとしASCII変
換後のバイト数をNAとすると、NA＝Ｍとなり、バイナリ
変換が指示された場合は、バイナリ変換後のバイト数を
NBとすると、NB＝９×M/8となり、キャラクタ変換が指
示された場合は、キャラクタ変換後のバイト数をNCとす
ると、NC＝９×M/6となる。このようにしてバイト数を
変換し、変換されたバイト数はカウンタ９に取込んでデ
ータ転送を開始する。
いま、データ転送が主記憶装置２からの読出しの場
合、主記憶装置側インタフェース制御部４の指示で主記
憶装置２からデータパス12を介してワードデータが送出
される。データ変換回路６は変換決定回路11から通知さ
れた種類にしたがいデータ分割を行なった後、データパ
ス13を介してバッファ７にバイトデータを送出する。そ
の間、カウンタ８が主記憶装置側インタフェース制御部
４から入力された主記憶装置２とバッファ７の間のデー
タ転送のタイミング毎に設定値から１を減算し、残数が
０になれば主記憶装置側インタフェース制御部４とI/O
インタフェース制御部５に通知する。この通知により、
I/Oインタフェース制御部５はバッファ７からデータパ
ス14を介して周辺制御装置３へバイトデータの転送を開
始する。転送中、カウンタ９がI/Oインタフェース制御
部５から入力されたバッファ７と周辺制御装置３との間
のデータ転送のタイミング毎にその設定値から１を減算
して、残数が０になればI/Oインタフェース制御部５と
主記憶装置側インタフェース制御部４にその旨を通知し
てワードデータの読出しを終了する。
合、主記憶装置側インタフェース制御部４の指示で主記
憶装置２からデータパス12を介してワードデータが送出
される。データ変換回路６は変換決定回路11から通知さ
れた種類にしたがいデータ分割を行なった後、データパ
ス13を介してバッファ７にバイトデータを送出する。そ
の間、カウンタ８が主記憶装置側インタフェース制御部
４から入力された主記憶装置２とバッファ７の間のデー
タ転送のタイミング毎に設定値から１を減算し、残数が
０になれば主記憶装置側インタフェース制御部４とI/O
インタフェース制御部５に通知する。この通知により、
I/Oインタフェース制御部５はバッファ７からデータパ
ス14を介して周辺制御装置３へバイトデータの転送を開
始する。転送中、カウンタ９がI/Oインタフェース制御
部５から入力されたバッファ７と周辺制御装置３との間
のデータ転送のタイミング毎にその設定値から１を減算
して、残数が０になればI/Oインタフェース制御部５と
主記憶装置側インタフェース制御部４にその旨を通知し
てワードデータの読出しを終了する。
また、データ転送が主記憶装置２への書込みの場合、
I/Oインタフェース制御部５の指示で周辺制御装置３か
らデータパス14を介してバイトデータがバッファ７に取
込まれる。その間、カウンタ９が入力されたバッファ７
と周辺制御装置３との間のデータ転送のタイミング毎に
その設定値から１を減算して、残数が０になればその旨
をI/Oインタフェース制御部５と主記憶装置側インタフ
ェース制御部４に通知する。この通知により、主記憶装
置側インタフェース制御部４はバッファ７からデータパ
ス13を介してバイトデータの転送を開始し、データ変換
回路６は制御線18で通知された変換種類にしたがいデー
タの組立てを行なった後、データパス12を介して主記憶
装置２へワードデータを送出する。その間、カウンタ８
がバッファ７と主記憶装置２の間のデータ転送のタイミ
ング毎にその設定値から１を減算して、残数が０になれ
ば主記憶装置側インタフェース制御部４とI/Oインタフ
ェース制御部５へ通知してワードデータの書込みを終了
する。
I/Oインタフェース制御部５の指示で周辺制御装置３か
らデータパス14を介してバイトデータがバッファ７に取
込まれる。その間、カウンタ９が入力されたバッファ７
と周辺制御装置３との間のデータ転送のタイミング毎に
その設定値から１を減算して、残数が０になればその旨
をI/Oインタフェース制御部５と主記憶装置側インタフ
ェース制御部４に通知する。この通知により、主記憶装
置側インタフェース制御部４はバッファ７からデータパ
ス13を介してバイトデータの転送を開始し、データ変換
回路６は制御線18で通知された変換種類にしたがいデー
タの組立てを行なった後、データパス12を介して主記憶
装置２へワードデータを送出する。その間、カウンタ８
がバッファ７と主記憶装置２の間のデータ転送のタイミ
ング毎にその設定値から１を減算して、残数が０になれ
ば主記憶装置側インタフェース制御部４とI/Oインタフ
ェース制御部５へ通知してワードデータの書込みを終了
する。
以上説明したように本発明は、ワードデータのバイト
数をカウントするカウンタと、データ変換後のバイトデ
ータのバイト数をカウントするカウンタを別々に備え、
かつ、主記憶装置または周辺制御装置の一方の転送動作
の終了後に他方を動作させることにより、主記憶装置と
入出力チャネル装置との間のデータ転送における有効デ
ータのデータ長と周辺制御装置と該入出力チャネル装置
との間のデータ転送における有効データのデータ長の一
致をとる制御が容易に実現でき、キャラクタ変換のため
の特別なバイトカウント制御回路を設ける必要もなく、
入出力チャネル装置を簡素にすることができる効果があ
る。
数をカウントするカウンタと、データ変換後のバイトデ
ータのバイト数をカウントするカウンタを別々に備え、
かつ、主記憶装置または周辺制御装置の一方の転送動作
の終了後に他方を動作させることにより、主記憶装置と
入出力チャネル装置との間のデータ転送における有効デ
ータのデータ長と周辺制御装置と該入出力チャネル装置
との間のデータ転送における有効データのデータ長の一
致をとる制御が容易に実現でき、キャラクタ変換のため
の特別なバイトカウント制御回路を設ける必要もなく、
入出力チャネル装置を簡素にすることができる効果があ
る。
第１図は本発明の入出力チャネル装置の一実施例の構成
を示すブロック図、第２図，第３図および第４図はそれ
ぞれ、ASCII変換とバイナリ変換とキャラクタ変換の場
合の、主記憶装置２側のワードデータと周辺制御装置３
側のバイトデータとの対応関係例を示すフォーマットイ
メージ、第５図は従来の入出力チャネル装置の構成を示
すブロック図である。 １……入出力チャネル装置、 ２……主記憶装置、 ３……周辺制御装置、 ４……主記憶装置側インタフェース制御部、 ５……I/Oインタフェース制御部、 ６……データ変換回路、 ７……バッファ、 ８……カウンタ、 ９……カウンタ、 10……バイト数変換回路、 11……変換決定回路、 12,13,14,15,16,17……データパス、 18,19,20,21,22,23,24,25……制御線。
を示すブロック図、第２図，第３図および第４図はそれ
ぞれ、ASCII変換とバイナリ変換とキャラクタ変換の場
合の、主記憶装置２側のワードデータと周辺制御装置３
側のバイトデータとの対応関係例を示すフォーマットイ
メージ、第５図は従来の入出力チャネル装置の構成を示
すブロック図である。 １……入出力チャネル装置、 ２……主記憶装置、 ３……周辺制御装置、 ４……主記憶装置側インタフェース制御部、 ５……I/Oインタフェース制御部、 ６……データ変換回路、 ７……バッファ、 ８……カウンタ、 ９……カウンタ、 10……バイト数変換回路、 11……変換決定回路、 12,13,14,15,16,17……データパス、 18,19,20,21,22,23,24,25……制御線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野 史博 愛媛県松山市衣山４丁目760番地 四国 日本電気ソフトウェア株式会社内 (72)発明者 長峰 信雄 東京都港区西新橋３丁目20番４号 日本 電気エンジニアリング株式会社内 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 13/12
Claims (1)
- 【請求項１】主記憶装置と周辺制御装置の間のデータ転
送を制御する入出力チャネル装置であって、 入力されたコマンドにしたがいデータ変換の種類を決定
する変換決定回路と、 変換決定回路より指示されたデータ変換の種類にしたが
い、主記憶装置との間で転送されるデータと周辺制御装
置との間で転送されるデータのバイトの分割または組立
てを行なって、バイト長を転送先の有効バイト長に揃え
るデータ変換回路と、 データ変換回路と周辺制御装置の間で転送されるデータ
を一時保持するバッファと、 入力された主記憶装置側データのバイト数を、変換決定
回路の指示により対応する周辺制御装置側データのバイ
ト数に変換するバイト数変換回路と、 主記憶装置側データのバイト数が設定され、主記憶装置
側の１バイト転送のタイミング毎に該バイト数設定値か
ら１を減算し、その残数が０になったときそのことを通
知する第１のカウンタと、 バイト数変換回路から前記周辺制御装置側データのバイ
ト数が設定され、周辺制御装置側の１バイト転送のタイ
ミング毎に該バイト数設定値から１を減算し、その残数
が０になったときそのことを通知する第２のカウンタ
と、 変換決定回路にデータ変換の種類を指示するコマンド
を、またバイト数変換回路と第１のカウンタに、転送す
る主記憶装置側データのバイト数をそれぞれ設定した
後、主記憶装置からの読出しのときは第１のカウンタに
前記タイミングを出力しながら主記憶装置からの読出し
を行ない、主記憶装置への書込みのときは第２のカウン
タより残数０の通知を受けて読出し時と同様に前記タイ
ミングを出力しながら書込みを行ない、それぞれ第１の
カウンタから残数０の通知を受けたとき動作を終了する
主記憶装置側インタフェース制御部と、 第２のカウンタにバイト数が設定された後、主記憶装置
への書込みのときは第２のカウンタに前記タイミングを
出力しながら周辺制御装置からのデータ取込みを行な
い、主記憶装置からの読出しのときは、第１のカウンタ
より残数０の通知を受けて書込み時と同様に前記タイミ
ングを出力しながら周辺制御装置へのデータ読出しを行
ない、それぞれ第２のカウンタから残数０の通知を受け
たとき動作を終了するI/Oインタフェース制御部とを有
する入出力チャネル装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34291989A JP2806583B2 (ja) | 1989-12-29 | 1989-12-29 | 入出力チャネル装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34291989A JP2806583B2 (ja) | 1989-12-29 | 1989-12-29 | 入出力チャネル装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03204058A JPH03204058A (ja) | 1991-09-05 |
| JP2806583B2 true JP2806583B2 (ja) | 1998-09-30 |
Family
ID=18357537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34291989A Expired - Fee Related JP2806583B2 (ja) | 1989-12-29 | 1989-12-29 | 入出力チャネル装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806583B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102034240B1 (ko) * | 2019-06-12 | 2019-10-18 | 국방과학연구소 | 군사용 통신 버스를 통해 송신 또는 수신되는 메시지 처리 장치 |
-
1989
- 1989-12-29 JP JP34291989A patent/JP2806583B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102034240B1 (ko) * | 2019-06-12 | 2019-10-18 | 국방과학연구소 | 군사용 통신 버스를 통해 송신 또는 수신되는 메시지 처리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03204058A (ja) | 1991-09-05 |
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