JPS61168058A - 記憶装置 - Google Patents
記憶装置Info
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- JPS61168058A JPS61168058A JP945885A JP945885A JPS61168058A JP S61168058 A JPS61168058 A JP S61168058A JP 945885 A JP945885 A JP 945885A JP 945885 A JP945885 A JP 945885A JP S61168058 A JPS61168058 A JP S61168058A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は記憶装置、特にバスを介して中央処理装ｆ接続
され、命令格納記憶装置の動作に独立して動作の行なえ
るデータ格納用の記憶装置に関する。
され、命令格納記憶装置の動作に独立して動作の行なえ
るデータ格納用の記憶装置に関する。
（従来の技術）
従来、中央処理装置にバスを介して接続された記憶装ｅ
ａ、中央処理装置から呼出しを受けた場合、指定された
動作が書込みであっても読出しであっても、動作が全て
完了した時点で完了信号を送出して、中央処理装置と記
憶装置との間での動作の確実を期している。
ａ、中央処理装置から呼出しを受けた場合、指定された
動作が書込みであっても読出しであっても、動作が全て
完了した時点で完了信号を送出して、中央処理装置と記
憶装置との間での動作の確実を期している。
（発明が解決しようとする問題点）
ところで中央処理装置は、一般＆Ｃ命令読出しマシンサ
イクルに続いて、その命令内容に従って演算を九は記憶
装置呼出しのマシンサイクルが実行される。しかも命令
読出しは命令格納用の記憶装置から読出され、データの
読出しまたは書込みにはデータ格納用の記憶装置が使用
されるものが少なくない。そのため中央処理装置がデー
タ用の記憶装置に、連続して呼出しを行なうことは極め
て少ない。そこで、中央処理装置が必要なデータを記憶
装置から読出すときに、呼出しを行ない記憶装置内で読
取り動作が完了して、完了信号が送出さｎるのを待つの
は止むを得ないが、中央処理装置が格納しておきたいデ
ータを記憶装置に渡し、記憶装置内部で記憶動作が完了
してから完了信号が送信され、中央処理装置が仁の完了
信号を受信して始め２次の動作に移れることは、わずか
でも処理速度を高めたいヰ央処理装置に無駄な時間を待
たせることになる不都合がある。
イクルに続いて、その命令内容に従って演算を九は記憶
装置呼出しのマシンサイクルが実行される。しかも命令
読出しは命令格納用の記憶装置から読出され、データの
読出しまたは書込みにはデータ格納用の記憶装置が使用
されるものが少なくない。そのため中央処理装置がデー
タ用の記憶装置に、連続して呼出しを行なうことは極め
て少ない。そこで、中央処理装置が必要なデータを記憶
装置から読出すときに、呼出しを行ない記憶装置内で読
取り動作が完了して、完了信号が送出さｎるのを待つの
は止むを得ないが、中央処理装置が格納しておきたいデ
ータを記憶装置に渡し、記憶装置内部で記憶動作が完了
してから完了信号が送信され、中央処理装置が仁の完了
信号を受信して始め２次の動作に移れることは、わずか
でも処理速度を高めたいヰ央処理装置に無駄な時間を待
たせることになる不都合がある。
本発明の目的は上記の欠点を除去し、データ用の記憶装
置が書込みの呼出しを受は記憶回路のアドレスと記憶デ
ータとの保持後、直ちに呼出し完了信号を送出すること
により、中央処理装置の処理速度の向上が得られる記憶
装置を提供することにある。
置が書込みの呼出しを受は記憶回路のアドレスと記憶デ
ータとの保持後、直ちに呼出し完了信号を送出すること
により、中央処理装置の処理速度の向上が得られる記憶
装置を提供することにある。
（問題点を解決するための手段）
本発明は中央処理装置から記憶装置に、通常の手法に従
りて呼出し信号と、書込み信号と、記憶回路のアドレス
と、記憶データとがそｎぞれのバスを介して与えられる
と、記憶装置内の制御回路は書込み信号の受信から書込
みの呼出しであると判定して、このアドレスとデータと
をそ１ぞ牡のバッファレジスタに保持させ、直ちに呼出
し完了信号を中央処理装置に返送する。更にこの制御回
路は呼出し完了信号の送出と平行して、記憶回路のアド
レス選択を行なってデータの書込み動作を行ない、書込
み動作の完了で記憶装置への次の呼出しを受付ける使用
可状態とするものである。従って中央処理装置は上記の
呼出し完了信号を受けると、直ちに次の動作に移ること
になる。一般には命令の実行マシンサイクルの後は、次
の命令の読取りマシンサイクルに移り、命令格納用の記
憶装置が呼出され、続けてデータ格納用の記憶装置が呼
出されることがないので、この記憶装置の書込み動作中
の時間が有効に使用されることになる。
りて呼出し信号と、書込み信号と、記憶回路のアドレス
と、記憶データとがそｎぞれのバスを介して与えられる
と、記憶装置内の制御回路は書込み信号の受信から書込
みの呼出しであると判定して、このアドレスとデータと
をそ１ぞ牡のバッファレジスタに保持させ、直ちに呼出
し完了信号を中央処理装置に返送する。更にこの制御回
路は呼出し完了信号の送出と平行して、記憶回路のアド
レス選択を行なってデータの書込み動作を行ない、書込
み動作の完了で記憶装置への次の呼出しを受付ける使用
可状態とするものである。従って中央処理装置は上記の
呼出し完了信号を受けると、直ちに次の動作に移ること
になる。一般には命令の実行マシンサイクルの後は、次
の命令の読取りマシンサイクルに移り、命令格納用の記
憶装置が呼出され、続けてデータ格納用の記憶装置が呼
出されることがないので、この記憶装置の書込み動作中
の時間が有効に使用されることになる。
なお記憶装置からの読出しの呼出しにおいては、従来と
同じく記憶回路からデータを読出し、データバッファレ
ジスタに保持された時点で呼出し完了信号を送出する。
同じく記憶回路からデータを読出し、データバッファレ
ジスタに保持された時点で呼出し完了信号を送出する。
従って本発明の記憶装置は以上に説明したごとく、書込
み時に送出する第１の完了信号送出手段と、読取り時に
送出する第２の完了信号送出手段とを含んで構成される
。
み時に送出する第１の完了信号送出手段と、読取り時に
送出する第２の完了信号送出手段とを含んで構成される
。
（実施例）
以下、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図は本発明の一実施例のプ四ツク図で、記憶回路ｌ
はアドレスバス７、データバス８および、制御バス９を
介して中央処理装置（図示せず）Ｋ接続されている。図
においてアドレスバス７はアドレスバッファレジスタ２
に接続され、このレジスタ２の出力はアドレスデコーダ
３を介して記憶回路ｌに記憶アドレスを与える。ま九デ
ータバス８はデータ人カバッ７アレジスタ４を介して、
記憶回路ｌのデータ入力に接続され、更にデータ出カパ
ッ７アレジスタ５を介して記憶回路ｌのデータ出力に接
続されている。−力制御パス９中の呼出し線（ＡＣ５）
、書込み指定線（ＷＭ）および読出し指定線（ＲＭ）と
基本クロック線（ＣＬＫ）とが順序制御回路６に接続さ
れて、この制御回路６から使用可信号線（ＲＤＹ） 、
第１の完了信号線（ＡＣＫｓ）および第２の完了信号線
（ＡＣＫｚ）が制御バス９に接続され、更にこの制御回
路６から入力保持線（ＩＮ ＨＯＬＤ）ｌ＞Ｅアドレス
バッファレジスタ２およびデータ人カバッ７アレジスタ
４に接続され、出力保持線（ＯＵＴ ＨＯＬＤ）がデー
タ出力バッファレジスタ５に接続され、書込み読取り指
定および起動線（Ｗ／ＲＥ）が記憶回路１に接続されて
いる。
はアドレスバス７、データバス８および、制御バス９を
介して中央処理装置（図示せず）Ｋ接続されている。図
においてアドレスバス７はアドレスバッファレジスタ２
に接続され、このレジスタ２の出力はアドレスデコーダ
３を介して記憶回路ｌに記憶アドレスを与える。ま九デ
ータバス８はデータ人カバッ７アレジスタ４を介して、
記憶回路ｌのデータ入力に接続され、更にデータ出カパ
ッ７アレジスタ５を介して記憶回路ｌのデータ出力に接
続されている。−力制御パス９中の呼出し線（ＡＣ５）
、書込み指定線（ＷＭ）および読出し指定線（ＲＭ）と
基本クロック線（ＣＬＫ）とが順序制御回路６に接続さ
れて、この制御回路６から使用可信号線（ＲＤＹ） 、
第１の完了信号線（ＡＣＫｓ）および第２の完了信号線
（ＡＣＫｚ）が制御バス９に接続され、更にこの制御回
路６から入力保持線（ＩＮ ＨＯＬＤ）ｌ＞Ｅアドレス
バッファレジスタ２およびデータ人カバッ７アレジスタ
４に接続され、出力保持線（ＯＵＴ ＨＯＬＤ）がデー
タ出力バッファレジスタ５に接続され、書込み読取り指
定および起動線（Ｗ／ＲＥ）が記憶回路１に接続されて
いる。
なお順序制御回路６は論理回路またはマイクロコンピュ
ータにより構成され、書込み時および読取り時にそれぞ
れ基本クロック（ＣＬＫ）に同期して出力を送出し記憶
装置の動作を制御する。
ータにより構成され、書込み時および読取り時にそれぞ
れ基本クロック（ＣＬＫ）に同期して出力を送出し記憶
装置の動作を制御する。
第２図（ａ） 、 （ｂ）はこの実施例の動作図で、以
下、先ずこの実施例の書込み動作を第２図（＆）″′書
込みｌ＃を参照して説明を進めると、中央処理装置が使
用可信号線（ＲＤＹ）から記憶装置が空きであることを
確認すると（第２ Ｅ （ａ） ＲＤＹ ） 、呼出し
信号、アドレス、データおよび書込み指定をそれぞｎの
バｘｌｃ送出する（第２図（ａ） ＡＣ８、ＡＤＳ 、
ＤＡＴＡ 。
下、先ずこの実施例の書込み動作を第２図（＆）″′書
込みｌ＃を参照して説明を進めると、中央処理装置が使
用可信号線（ＲＤＹ）から記憶装置が空きであることを
確認すると（第２ Ｅ （ａ） ＲＤＹ ） 、呼出し
信号、アドレス、データおよび書込み指定をそれぞｎの
バｘｌｃ送出する（第２図（ａ） ＡＣ８、ＡＤＳ 、
ＤＡＴＡ 。
ＷＭ）。この信号を受けて順序制御回路６は起動さ１て
、使用可信号（ＲＤＹ）の送出を中止すると共に、入力
保持線（ＩＮＨＯＬＤ）に出力を与えてアドレスバッフ
ァレジスタ２およびデータ入力レジスタ４の入力を保持
させる（第２図（ａ） ＲＤＹ 、 Ｉ ＮＨＯＬＤ）
。次いで順序制御回路６は第１の完了信号（ＡＣＫｔ）
を制御バス９に送出すると共に、書込み読取り指定およ
び起動線（Ｗ／ＲＥ）に出力を与え記憶回路１に書込み
動作を行なわせる（第２図（ａ）ＡＣＫｘ 、Ｗ／ＲＥ
） 、そこで中央処理装置は第１の完了信号（ＡＣＫ
ｓ ）が到達した時点で、書込み動作が完了したとして
、バスに送出していた情報を切断しく第２図（ａ）ＡＤ
Ｒ８，ＤＡＴＡ、ＷＭ） 、直ちに命令に従りた次の動
作を開始する。一方、順序制御回路６は予定された書込
み動作時間後に、書込み読取り指定および起動線（Ｗ／
ＲＥ）の復旧と入力保持線（ＩＮＨＯＬＤ）の復旧とを
行う（第２図（ａ）Ｗ／ＲＥ、ＩＮＨＯＬＤ）。次いで
使用可信号（ＲＤＹ）の送出を開始する。
、使用可信号（ＲＤＹ）の送出を中止すると共に、入力
保持線（ＩＮＨＯＬＤ）に出力を与えてアドレスバッフ
ァレジスタ２およびデータ入力レジスタ４の入力を保持
させる（第２図（ａ） ＲＤＹ 、 Ｉ ＮＨＯＬＤ）
。次いで順序制御回路６は第１の完了信号（ＡＣＫｔ）
を制御バス９に送出すると共に、書込み読取り指定およ
び起動線（Ｗ／ＲＥ）に出力を与え記憶回路１に書込み
動作を行なわせる（第２図（ａ）ＡＣＫｘ 、Ｗ／ＲＥ
） 、そこで中央処理装置は第１の完了信号（ＡＣＫ
ｓ ）が到達した時点で、書込み動作が完了したとして
、バスに送出していた情報を切断しく第２図（ａ）ＡＤ
Ｒ８，ＤＡＴＡ、ＷＭ） 、直ちに命令に従りた次の動
作を開始する。一方、順序制御回路６は予定された書込
み動作時間後に、書込み読取り指定および起動線（Ｗ／
ＲＥ）の復旧と入力保持線（ＩＮＨＯＬＤ）の復旧とを
行う（第２図（ａ）Ｗ／ＲＥ、ＩＮＨＯＬＤ）。次いで
使用可信号（ＲＤＹ）の送出を開始する。
次にこの実施例の読取り動作は従来行なわれている手順
と同じであるが、第２図（ｂ）″′読取り”を参照して
説明を進めると、呼出し信号、アドレスおよび読出し指
定が書込み時と同様の手順で送出され（第２図中）ＲＤ
Ｙ、ＡＤＲ８，ＲＭ） 、順序制御回路６からこれも書
込み時と同様の手順で入力保持線（ＩＮＨＯＬＤ）に出
力を与えてアドレスバッファレジスタ２の入力を保持さ
せる（第２図（ｂ）（ＩＮＨＯＬＤ）。次いで順序制御
回路６は、書込み読取りおよび起動線（Ｗ／ＲＥ）に出
力を与えて、読取り動作を行なわせる（第２図（ｂ）Ｗ
／ＲＥ）。この出力は予定された読取り動作時の後に復
旧さｎるが、読取りデータは読取り動作と同時に出力保
持線（ＯＵＴＨＯＬＤ）に与えた信号により受付状態に
なっているデータ出力バッファレジスタ５に保持される
。次いで順序制御回路６は制御バス９に第２の完了信号
（ＡＣＫｚ）を送出する。そこで中央処理装置は読取り
データを受取り、パスへの送出情報を切断しく第２図（
ｂ）ＡＤＲ８，ＲＭ） 、次の動作に移る。また記憶装
置ｌも復旧に入る（第２図（ｂ）ＩＮＨＯＬＤ、ＲＤＹ
）。
と同じであるが、第２図（ｂ）″′読取り”を参照して
説明を進めると、呼出し信号、アドレスおよび読出し指
定が書込み時と同様の手順で送出され（第２図中）ＲＤ
Ｙ、ＡＤＲ８，ＲＭ） 、順序制御回路６からこれも書
込み時と同様の手順で入力保持線（ＩＮＨＯＬＤ）に出
力を与えてアドレスバッファレジスタ２の入力を保持さ
せる（第２図（ｂ）（ＩＮＨＯＬＤ）。次いで順序制御
回路６は、書込み読取りおよび起動線（Ｗ／ＲＥ）に出
力を与えて、読取り動作を行なわせる（第２図（ｂ）Ｗ
／ＲＥ）。この出力は予定された読取り動作時の後に復
旧さｎるが、読取りデータは読取り動作と同時に出力保
持線（ＯＵＴＨＯＬＤ）に与えた信号により受付状態に
なっているデータ出力バッファレジスタ５に保持される
。次いで順序制御回路６は制御バス９に第２の完了信号
（ＡＣＫｚ）を送出する。そこで中央処理装置は読取り
データを受取り、パスへの送出情報を切断しく第２図（
ｂ）ＡＤＲ８，ＲＭ） 、次の動作に移る。また記憶装
置ｌも復旧に入る（第２図（ｂ）ＩＮＨＯＬＤ、ＲＤＹ
）。
なお以上の実施例で呼出し信号は独立にあるものとした
が、アドレス信号の送出を呼出し信号の送出に代えても
一向に差支えなく、書込み指定と読取り指定とは何ｎか
のみとしても一向に差支え 。
が、アドレス信号の送出を呼出し信号の送出に代えても
一向に差支えなく、書込み指定と読取り指定とは何ｎか
のみとしても一向に差支え 。
ない。また使用可信号も記憶装置が中央処理装置のみで
使用されるときは必ずしも必要でないことは従来の方法
と同様である。さらにまた第１の完了信号と第２の完了
信号は論理和をとって中央処理装置に送出されても一向
に差支えない。
使用されるときは必ずしも必要でないことは従来の方法
と同様である。さらにまた第１の完了信号と第２の完了
信号は論理和をとって中央処理装置に送出されても一向
に差支えない。
なおまた第２図（ａ’） ”書込み２”は、従来の書込
み動作図で、上記の読取り動作の場合と同じく書込み読
取りおよび起動線（Ｗ／ＲＥ）の出力の終了後に、完了
信号を送出しているので（第２図（ａ′）Ｗ／ＲＥ 、
ＡＣＫｓ ）、書込動作時間だけ本発明に較べ、中央
処理装置が次の動作に移れるのが遅れることになる。
み動作図で、上記の読取り動作の場合と同じく書込み読
取りおよび起動線（Ｗ／ＲＥ）の出力の終了後に、完了
信号を送出しているので（第２図（ａ′）Ｗ／ＲＥ 、
ＡＣＫｓ ）、書込動作時間だけ本発明に較べ、中央
処理装置が次の動作に移れるのが遅れることになる。
（発明の効果）
以上詳細に説明したとおり本発明によれば、中央処理装
置が記憶装置に書込み呼出しを行なった場合に、従来に
較べ早く次の動作を行なうことができ、この分だけ中央
処理装置の処理能力を向上することができると云う効果
がある。
置が記憶装置に書込み呼出しを行なった場合に、従来に
較べ早く次の動作を行なうことができ、この分だけ中央
処理装置の処理能力を向上することができると云う効果
がある。
８１図は本発明の一実施例のブロック図、第２図（ａ）
および伽）は第１図の実施例の動作図、第２図鉢）は従
来の記憶装置の書込み呼出しの動作図である。 １・・・・・・記憶回路、２・・・・・・アドレスバッ
ファレジスタ、３・・・・・・アドレスデコーダ、４・
・・・・・データ人カバッ７アレジスタ、５・・・・・
・データ出力パッ７アレジスタ、６・・・・・・順序制
御回路。 代理人 弁理士 内 原 音 筋 ｌ 図 箔 Ｚ 図 手続補正書（方式） ％式％ １、事件の表示 昭和６０年４！ 軒 願第９４５
８号２、発明の名称 記 憶 装 置 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 ４、代理人 ６、補正の対象 （１） 明細薔の「発明の詳細な説明」および「図面
の簡単な説明」の欄 （２）図面「第２図」 ７４＃Ｉ正の内容 （１）明細簀第６頁第１３行の「第２図（ａ） 、 （
ｂ）は」を「第２図および第３図は」と補正します。 （２） 同誉同頁第１４行、第１７行、５９！１９行
、第７頁第４行、！９行、第１２行、および第」６行の
ｒ （ａｊ Ｊを削除します。 （３〕 同誉第７頁＃！２０行、第８頁第３行、第６行
。 第９行、＃！１７行および＃１１８行Ｏ「４２図（ｂ）
」を「第３図」と補正し１す。 （４）同簀第９頁！＠９行および第１２行の「ｓ２図（
ａ’） Ｊを「第４図」と補正します。 （５）同簀ＭＩ Ｏｊｊ第３行−第６行の「第１図は・
・・・・・動作図である。」を「第１図は本発明の一実
施例のプロ、り図、第２図および第３図は第１図の実施
例に２ける動作図、５ｓ４図は従来の記憶！！置の誓込
今動ｆμ図でるる。」と補正します。 （６） １囲「第２図」勿添付図向「第２凶、第３図
および第４図」のとｊ？９補正します。 葛 Ｚ 図
および伽）は第１図の実施例の動作図、第２図鉢）は従
来の記憶装置の書込み呼出しの動作図である。 １・・・・・・記憶回路、２・・・・・・アドレスバッ
ファレジスタ、３・・・・・・アドレスデコーダ、４・
・・・・・データ人カバッ７アレジスタ、５・・・・・
・データ出力パッ７アレジスタ、６・・・・・・順序制
御回路。 代理人 弁理士 内 原 音 筋 ｌ 図 箔 Ｚ 図 手続補正書（方式） ％式％ １、事件の表示 昭和６０年４！ 軒 願第９４５
８号２、発明の名称 記 憶 装 置 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 ４、代理人 ６、補正の対象 （１） 明細薔の「発明の詳細な説明」および「図面
の簡単な説明」の欄 （２）図面「第２図」 ７４＃Ｉ正の内容 （１）明細簀第６頁第１３行の「第２図（ａ） 、 （
ｂ）は」を「第２図および第３図は」と補正します。 （２） 同誉同頁第１４行、第１７行、５９！１９行
、第７頁第４行、！９行、第１２行、および第」６行の
ｒ （ａｊ Ｊを削除します。 （３〕 同誉第７頁＃！２０行、第８頁第３行、第６行
。 第９行、＃！１７行および＃１１８行Ｏ「４２図（ｂ）
」を「第３図」と補正し１す。 （４）同簀第９頁！＠９行および第１２行の「ｓ２図（
ａ’） Ｊを「第４図」と補正します。 （５）同簀ＭＩ Ｏｊｊ第３行−第６行の「第１図は・
・・・・・動作図である。」を「第１図は本発明の一実
施例のプロ、り図、第２図および第３図は第１図の実施
例に２ける動作図、５ｓ４図は従来の記憶！！置の誓込
今動ｆμ図でるる。」と補正します。 （６） １囲「第２図」勿添付図向「第２凶、第３図
および第４図」のとｊ？９補正します。 葛 Ｚ 図
Claims (1)
- 【特許請求の範囲】 バスを介して中央処理装置に接続され、この中央処理装
置から呼出しを受け、作動後に呼出し完了信号を送出す
る記憶装置において、 中央処理装置から書込みの呼出しを受けたとき記憶回路
のアドレスと記憶データとの保持後直ちに呼出し完了信
号を送出する第１の完了信号送出手段と、 中央処理装置から読出しの呼出しを受けたとき記憶回路
からのデータの読取り後に呼出し完了信号を送出する第
２の完了信号送出手段と、 を有することを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP945885A JPS61168058A (ja) | 1985-01-22 | 1985-01-22 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP945885A JPS61168058A (ja) | 1985-01-22 | 1985-01-22 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61168058A true JPS61168058A (ja) | 1986-07-29 |
Family
ID=11720840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP945885A Pending JPS61168058A (ja) | 1985-01-22 | 1985-01-22 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61168058A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006046272A1 (ja) * | 2004-10-06 | 2006-05-04 | Mitsubishi Denki Kabushiki Kaisha | メモリアクセス装置 |
-
1985
- 1985-01-22 JP JP945885A patent/JPS61168058A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006046272A1 (ja) * | 2004-10-06 | 2006-05-04 | Mitsubishi Denki Kabushiki Kaisha | メモリアクセス装置 |
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