JPS63228856A - 通信制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通信制御装置、特に、調歩式又はＳＹＮ同期式
の回線接続部と通信処理部とから成る通信制御装置に間
する。

〔従来の技術〕

調歩式及びＳＹＮ同期式の通信手順においては、周知の
ように、通信回線を伝送されるデータが文字符号であり
、かつ一般的には伝送される文字数を定めておくことが
できないため、受信側の通信制御装置は受信文字を１文
字毎に解析してブロック終了文字等受信動作を終了すべ
き文字、即ち受信終了文字を検出した時に受信動作を終
了するように構成される。

このため従来の通信制御装置は、通常、回線接続部が通
信回線からデータを１文字受信する毎に通信処理部に割
込要求を発生し、通信処理部内のマイクロプロセッサが
その割込要求を受付けた時に割込処理としてマイクロプ
ログラムが回線接続部から受信データを入力し、受信終
了文字かどうかを解析し、受信終了文字であった場合に
回線接続部の受信動作を停止させるマイクロプログラム
転送方式か、または受信文字が受信終了文字がどうかの
解析を回線接続部にて行い、回線接続部から通信処理部
への受信データ転送をマイクロプログラムを介さないで
ダイレクト・メモリ・アクセス（以下、ＤＭＡと記す）
により行い、回線接続部が受信終了文字を検出した時に
受信動作を停止するとともに、通信処理部に受信終了を
割込みにて通知するＤＭＡ転送方式のいずれかを採用し
ている。

〔発明が解決しようとする問題点〕

上述した従来装置において、マイクロプログラム転送方
式の場合は、通信回線からは次々と連続してデータを受
信するために、回線接続部内の受信文字を蓄えておく受
信バッファレジスタが１段しかない場合であれば、回線
接続部が文字受信による割込要求を発生してから、次の
文字が受信されるまでに通信処理部はその割込要求を受
付けてマイクロプログラムの割込処理ルーチンにて受信
文字を入力しないと受信文字が失なわれてしまう。

（このように受信文字が失なわれることを一般に受信オ
ーバランエラーという）。従って、マイクロプログラム
の割込処理に要する時間により通信制御装置の処理能力
が決まることになる。

例えば、通信回線の回線速度が９６００ビット／秒の場
合には、１ビツトは約１０４マイクロ秒であり、通信回
線上の１文字を８ビツトとすると１文字は８３３マイク
ロ秒毎に受信されるので、マイクロプログラムの受信デ
ータの割込処理時間を２００μｓとすれば、受信データ
処理に関してのみいえば９６００ビット／秒の回線は同
時には４回線処理できることになる。

また、受信文字に対する割込処理時間は、一般的には受
信終了文字等特殊な受信文字に対しては長く、また通常
のデータ文字に対しては短いというふうにばらつきがあ
るため、受信バッファレジスタが一段しかなければ受信
オーバランエラーの発生を防ぐためには通信制御装置の
処理能力は最も長い割込処理時間に依存し、通常のデー
タ文字の処理時間は処理能力にはほとんど無関係となる
。

これに対して、受信バッファレジスタをファースト・イ
ン・ファースト・アウト（ＦＩＦＯ）形式にして複数段
持つようにすれば、通信制御装置の処理能力はＦＩＦＯ
の段数分の受信文字数に対する処理時間の平均値で決ま
ることになり、通常のデータ文字の処理時間を基にした
値にかなり近づくが、マイクロプログラムの割込処理時
間により定まることには変わりがない。

このようにマイクロプログラム転送方式においては、高
速のマイクロプロセッサを使用し、できるだけ割込処理
ルーチ′ンのマイクロプログラムの実行ステップ数を減
らし、かつ受信データの割込優先順位を高くすれば通信
制御装置としての処理能力は向上するが、これらの方策
も自ずから限界があり、それほど高い処理能力の通信制
御装置は望めないという欠点がある。

一方、ＤＭＡ転送方式の場合は、受信文字転送にマイク
ロプロセッサは関与しないため、処理能力はマイクロプ
ログラム転送方式に比較して飛躍的に向上するが、受信
終了文字の検出に関して、回線接続部毎にマイクロプロ
セッサを持つことは実装スペース及びコスト等の面から
現実的ではないため、マイクロプログラム転送方式の場
合の受信文字に対する割込処理の大部分の機能を回線接
続部のハードウェアにて実現しなければならず、やはり
実装面等からはほとんど実現不可能であるという欠点が
あった。

〔問題点を解決するための手段〕

本発明の装置は、データバッファメモリを有する通信処
理部と、通信処理部から受信動作及び送信動作の許可／
禁止の制御をうけて通信回線との間で受信データ及び送
信データの転送を行う複数の調歩式又はＳＹＮ同期式の
少なくとも一つの回線接続部とから成る通信制御装置に
おいて、通信処理部は、 回線接続部ごとに設けられた、受信データを次に書込む
べきデータバッファメモリのアドレスを保持するＤＭＡ
ライトアドレスカウンタと、一受信動作における受信部
のデータ数を保持するＤＭＡライトバイトカウンタ、 各回線接続部から入力するＤＭＡライト要求と受信割込
要求に対して、肯定応答の制御と受付けて受信データ割
込を行うＤＭＡ制御回路と割込制御回路、 並びにＤＭＡ制御回路および割込制御回路を制御すると
共にＤＭＡライトアドレスカウンタおよびＤＭＡライト
バイトカウンタの書込みと読出しを行いながら受信デー
タの処理を行うマイクロプロセッサを有し、 また回線接続部のそれぞれは受信データを受信するごと
に受信データに対する受信ステータス情報を生成した後
でＤＭＡライト要求および受信割込要求を行ってＤＭＡ
ライト要求に対する肯定応答を受取ると受信データおよ
び受信ステータス情報をデータバッファメモリに書込ん
だ後、両カウンタを更新し、 通信処理部は受信データ割込を受入れることができる状
態になるとＤＭＡライトバイトカウンタの値に基づいて
今回の受信データ割込にて処理すべき文字数を知り、文
字数の受信データおよびこれに対応する受信ステータス
情報をデータバッファメモリから読出して解析し、この
解析結果によって記受信動作を制御するようにしたこと
を特徴とする。

〔実施例〕

第１図は本発明の一実施例を示すブロック図である。

本実施例の通信制御装置は、アドレスバス２０１とデー
タバス２０２を介して接続された通信処理部２と回線接
続部３とから構成されている。

回線接続部３は調歩式又はＳＹＮ同期式であり、第１図
では図を単純化するために１台しか図示していないが、
実際にはアドレスバス２０１及びデータバス２０２には
複数台が接続可能である。

通信処理部２はマイクロプロセッサ２１．メモリ２２．
ＤＭＡ制御制御回路２劃２ 及び回線接続部１台当り１組のＤＭＡライト・アドレス
カウンタ２５とＤＭＡライト・バイトカウンタ２６等か
ら構成されており、メモリ２２の一部はプログラムメモ
リ２２Ａ及びデータバッファメモリ２２Ｂとして使用さ
れる。

回線接続部３は受信部４と送信部５とから構成され、更
に受信部４は受信制御回路４１，受信シフトレジスタ４
２，受信バッファレジスタ４３及び受信ステータス・レ
ジスタ４４等から構成される．送信部５の詳細な構成は
本発明には関係がないので省略しである．また、送信動
作についても同様な理由により、以下の説明を省略する
。

マイクロプロセッサ２１はプログラムメモリ２２Ａ内に
格納されたマイクロプログラムを実行することにより通
信処理を行う．マイクロプログラムは回線接続部３に受
信動作を行わせる前に、データバッファメモリ２２Ｂ内
に受信データバッファを確保し、その開始メモリアドレ
スを回線接続部３に対応するＤＭＡライト・アドレスカ
ウンタ２５に、またそのバイト数をＤＭＡライト・バイ
トカウンタ２６にセットし、かつ自分でも記憶した後、
受信制御回路４１の動作を許可する。受信制御回路４１
の動作はマイクロプログラムにより許可又は禁止される
。

受信制御回路４１の動作が許可されている時、通信回線
からの直列受信データ信号４０１は、受信シフトレジス
タ４２に入力され、受信制御回路４１により並列の受信
文字に組立られる。

この受信文字の組立てが終わると、受信文字は受信バッ
ファレジスタ４３に移される。この時、この受信文字に
対する各穐のエラーチェック、即ち受信オーバランエラ
ーの有無、受信垂直パリティチェックエラーの有無及び
調歩式の場合は調歩同期エラーの有無等が調べられ、そ
れらの結果としての情報も受信制御回路４１から受信ス
テータスレジスタ４４に格納される。

以上の制御を行った後、受信制御回路４１は受信ＤＭＡ
インタフェース線４１１を介してＤＭＡ制御回路２３に
ＤＭＡライト要求を出すとともに受信割込要求信号４１
２を介して割込制御回路２４に割込要求を出す。

ＤＭＡ制御回路２３はこのＤＭＡライト要求を受付ける
と、マイクロプロセッサ２１とのバスサイクル競合や他
の回線接続部からのＤＭＡライト要求に対する処理が無
いときには、受信ＤＭＡインタフェース線４１１を介し
てＤＭＡ肯定信号を返す、そして受信制御回路４１はＤ
ＭＡライト・アドレスカウンタ２５の内容に従ってデー
タバッファメモリ２２Ｂ内の受信バッファに受信バッフ
ァレジスタ４３内の受信文字と受信ステータスレジスタ
４４内の受信ステータスを書込んだ後、ＤＭＡライト要
求をリセットシ、かつＤＭＡライト・アドレスカウンタ
２５の内容に２を加算し、ＤＭＡライト・バイトカウン
タ２６の内容を２つ減算して次の文字の受信に備える。

従ってデータバッファメモリ２２Ｂ内の受信バッファに
回線接続部３がＤＭＡ転送するデータ形式は第２図に示
す如くになる。

一方、割込制御回路２４は受信割込要求信号４１２をう
けてマイクロプロセッサ２１に割込みをかけ、マイクロ
プロセッサ２１は割込みが受付けられる状態であれば割
込みを受付けて割込処理ルーチンの処理を開始する。

受信データ割込みに対して割込処理ルーチンが処理すべ
き受信文字が転送されている受信バッファ上のアドレス
は、１回目の割込みに対しては受信動作開始前にＤＭＡ
ライト・アドレスカウンタ２５にセットしたアドレスで
あり、２回目以降はその初期アドレスに前回までに処理
した受信文字及び受信ステータスのバイト数の累計を加
えたアドレスである。

割込処理ルーチンでは受信データ割込みに対して、ＤＭ
Ａライト・バイトカウンタ２６の内容を入力して記憶す
る。そして最初の受信割込みに対しては受信動作開始前
にＤＭＡライト・バイトカウンタ２６に設定した値、ま
た２回目以降は前回入力した値と、今回入力した値の値
との差を求めて、今回の割込みに対して処理すべき受信
文字数を知る。

次に、割込処理ルーチンは、１回目の受信データ割込に
対して、処理すべき全ての受信文字に対し受信ステータ
スを解析して受信制御回路４１にて検出したエラーがあ
るかないかのチェック及び受信文字の解析を行う。

従ってマイクロプログラムの受信データ割込みの受付は
及び処理が、他の回線接続部からの受信データ割込みに
対する処理、上位装置とのデータ転送等のため、通信回
線上の１文字時間以上遅れた場合では、マイクロプログ
ラムの前回の割込処理と今回の割込処理との間には複数
の受信文字及び受信ステータスがＤＭＡ転送されるが、
割込処理ルーチンでは今回の割込処理にて処理すべき受
信文字数を知ることができるので、受信文字及び受信ス
テータスな順次に受信データバッファがら読出して解析
することが可能である。

この解析の結果により、受信ステータスが前述のような
何らかのエラーを表示しているときには、受信文字が受
信終了を表示するものであっても受信動作を停止せず、
受信ステータスがどのようなエラーをも表示していない
ときには、受信終了文字を検出した時にマイクロプログ
ラムはＤＭＡ転送を含む受信制御回路４１の受信動作を
停止することができる。

〔発明の効果〕

以上説明したように、本発明の通信制御装置においては
、接続部と通信処理部間での受信データ転送に対して、
受信文字と受信ステータスを受信文字毎にＤＭＡ転送で
行うとともに、受信データ転送の割込要求を回線接続部
から通信処理部に発生するように構成し、かつ通信処理
部内に各回線接続部からのＤＭＡ要求に対応してＤＭＡ
ライト・バイトカウンタ群を有することにより、受信デ
ータ転送における受信オーバラン・エラーの発生の危険
性をほぼ解消できるとともに、通信処理部内の受信割込
処理の処理優先順位を低くしても最終的にＤＭＡ転送さ
れた受信文字及び受信ステータスの処理が行えれば、受
信時のエラー検出を各受信文字に対して正確に行え、か
つ受信終了文字を検出して受信動作を停止することが可
能であり、更に１回の受信割込処理にて複数の受信文字
に対する処理ができるため、受信割込処理時間を短縮さ
れ、結果として処理能力が大幅に向上するという効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図であり、第
２図は本実施例内の受信データバッファに転送されるデ
ータ形式を示す図である。

Claims (1)

1. 【特許請求の範囲】 データバッファメモリを有する通信処理部と、該通信処
   理部から受信動作及び送信動作の許可／禁止の制御をう
   けて通信回線との間で受信データ及び送信データの転送
   を行う複数の調歩式又はＳＹＮ同期式の少なくとも一つ
   の回線接続部とから成る通信制御装置において、 前記通信処理部は、 前記回線接続部ごとに設けられた、前記受信データを次
   に書込むべき前記データバッファメモリのアドレスを保
   持するＤＭＡライトアドレスカウンタと、一受信動作に
   おける受信残のデータ数を保持するＤＭＡライトバイト
   カウンタ、 前記各回線接続部から入力するＤＭＡライト要求と受信
   割込要求に対して、肯定応答の制御と受付けて受信デー
   タ割込を行うＤＭＡ制御回路と割込制御回路、 並びに前記ＤＭＡ制御回路および前記割込制御回路を制
   御すると共に前記ＤＭＡライトアドレスカウンタおよび
   ＤＭＡライトバイトカウンタの書込みと読出しを行いな
   がら前記受信データの処理を行うマイクロプロセッサを
   有し、 また前記回線接続部のそれぞれは前記受信データを受信
   するごとに該受信データに対する受信ステータス情報を
   生成した後で前記ＤＭＡライト要求および受信割込要求
   を行って該ＤＭＡライト要求に対する前記肯定応答を受
   取ると前記受信データおよび受信ステータス情報を前記
   データバッファメモリに書込んだ後、前記両カウンタを
   更新し、 前記通信処理部は前記受信データ割込を受入れることが
   できる状態になると前記ＤＭＡライトバイトカウンタの
   値に基づいて今回の受信データ割込にて処理すべき文字
   数を知り、該文字数の受信データおよびこれに対応する
   受信ステータス情報を前記データバッファメモリから読
   出して解析し、この解析結果によって前記受信動作を制
   御するようにしたことを特徴とする通信制御装置。