JPH01236342A - Ｄｍａコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は８−ビットおよび１６−ビットのマイクロプ
ロセッサシステムに使用される８−ビットのＤＭＡコン
トローラに関する。

（従来の技術） データ転送用にいくつかのチャンネルを備えた８−ビッ
トダイレクトメモリアクセス（ＤＭＡ）コントローラが
よく知られている。このＤＭＡコントローラはすべての
チャンネルに対して共通に、一時アドレスレジスタ、一
時ノ々イトカウントレソスタ、出力アドレスバッファ、
アドレス調整回路、バイトカウント調整回路、優先度エ
ンコーディング回路および端末カウント認識回路を備え
ている。各チャンネルは現アドレスレジスタ、税バイト
カウントレジスタおよびデータ転送モードレジスタを備
えている。一時アドレスレジスタのアドレス出力端は出
力アドレスバッファのデータ入力端に結合されている。

このアドレス・ぐッファの出力端は８−ビット　ＤＭＡ
のアドレスバスとなる。前記一時バイトカウント調整回
路からのブロックサイズのデータ出力端は端末カウント
認識回路の対応する入力端に結合されている。この認識
回路の端末カウント出力は８−ビットＤＭＡコントロー
ラの制御出力となる。また、優先度エンコーディング回
路のチャンネルイネーブル制御出力端は現アドレスレジ
スタ、現バイトカウントレジスタおよびデータ転送モー
ドレジスタの対応する入力端に結合されている。前記一
時バイトカウントレジスタのパイトカウント調整入力端
は前記バイトカウント調整回路の対応する出力端に結合
される１４一時アドレスレジスタのアドレス調整入力端
はアドレス調整回路の対応する入力端に結合される。内
部制御回路のリセット入力端、クロ、り入力端、アドレ
スストローブ入力端、転送制御入力端及びアドレスイネ
ーブル出力端はそれぞれ８−ビットＤＭＡコントｏ−ラ
の入出力端となる。この内部制御回路のアライメントイ
ネーブル出力端はアドレス調整回路及びバイトカウント
調整回路の対応する入力端に結合される。

マイクロプロセッサシステムが８−ビットＤＭＡコント
ローラを初期化する場合、ダイレクトメモリアクセスの
チャンネルのデータ転送モードを指定するために使用さ
れるデータ転送モードレジスタに制御ワードが書き込ま
れ、現アドレスレジスタに初期アドレスが書き込まれ、
現バイトカウントレジスタにメモリバッファのメモリサ
イズが書き込まれる。入出力装置によりＤＭＡアクセス
要求があると、優先度エンコーディング回路がこれを受
は入れ、８−ビットＤＭＡコントローラはシステムパス
の制御のためにマイクロプロセッサシステムに対して対
応する要求を送出する。このマイクロプロセッサシステ
ムがパスを解放すると、８−ビットＤＭＡコントローラ
がデータ転送動作を実行する。ここで、前記内部制御回
路はアドレスイネーブル出力端を活性化し、前記優先度
エンコーディング回路は入出力装置に要求応答信号を送
出する。この内部制御回路は入出力装置ｐＬびメモリ間
におけるデータ転送動作を実行し、この転送動作の初期
時にシいて、現アドレスレジスタおよび現バイトカウン
トレジスタの内容は一時アドレスレジスタおよび一時バ
イトカウントレゾスタに書き込まれる。また、前記内部
制御回路はアドレスストローブ出力端を活性化し、前記
一時アドレスレジスタはメモリセルアドレスを発生する
。入出力装置はこのメモリセルアドレスに基すいてデー
タの交換を行う。内部制御回路は転送制御出力端を活性
化する前に、アドレスストローブ出力端を非活性化する
。この結果、入出力装置訃よびメモリ間においてデータ
が転送される。このデータ転送動作の終了時に、この内
部制御回路は転送制御出力端を非活性化し、アドレス調
整回路お・よびバイトカウント調整回路は一時アドレス
レソスタおよび一時／Ｊイトカウントレノスタの内容を
変更する。内部制御回路は、転送制御出力端が非活性化
される前に一時アドレスレノスタおよび一時ノ々イトカ
ウントレジスタの内容を現アドレスレジスタおよび現・
々イトカウントレノスタに書き込む。

（発明が解決しようとする課題） 上述の装置においては、一時アドレスレジスタ内のアド
レスおよび一時バイトカウントレゾスタ内のバイトカウ
ントの調整は１つずつしか実行し得ないという欠点があ
る。このために、上述の８−ビットＤＭＡコントローラ
はバイト単位での順次転送動作しか実行し得ないことに
なる。この結果、この８−ビットＤＭｊｌｋコントロー
ラが使用される１６−ピッドマイクロプロセッサシステ
ムの性能を低下させてしまうことになる。

この発明の目的は一時アドレスレジスタ内のアドレスお
よび一時バイトカウントレジスタ内のバイトカウントの
調整が１つずつま九は２つずつ実行可能な８−ビットＤ
ＭＡコントローラを提供することにある。これにより、
１６−ピッドマイクロプロセッサシステムにおいては、
バイト単位（１バイト）またはワード単位（２バイト）
で順次転送動作を実行することが可能となる。

〔発明の構成〕

（課題を解決するための手段） この目的は、一時アドレスレジスタ、一時・９イトカウ
ントレジスタ、アドレス調整回路、バイトカウント調整
回路、出力アドレス・々ツファ、端末カウント認識回路
、内部制御回路、優先度エンコーディング回路およびデ
ータ転送モード指定回路を複数のチャンネルに共通に備
えたところの、データ転送用に複数のチャンネルをもつ
８−ビットＤＭＡコントローラにより達成される。各チ
ャンネルは現アドレスレジスタ、現バイトカウントレゾ
スタおよびデータ転送モードレジスタを含む。この一時
アドレスレジスタのアドレス出力端は、８−ビット坊込
コントローラの出力アドレスバスとなるデータ出力端を
もつ出力アドレスバッファのデータ入力端に結合される
。前記優先度エンコーディング回路のチャンネルイネー
ブル出力端は前記現アドレスレジスタ、現バイトカウン
トレゾスタ、データ転送モードレジスタおよびデータ転
送モード指定回路のイネーブル入力端に結合される。一
時バイトカウントレジスタのブロックサイズデータ出力
端はデータ転送モード指定回路および端末カウント認識
回路のデータ入力端に結合される。この端末カウント認
識回路の端末カウント出力端はデータ転送モード指定回
路の対応する入力端に結合されると共に、８−ビットＤ
ＭＡコントローラの制御出力端として使用される。前記
一時アドレスレ・ゾスタの最下位アドレス出力端はデー
タ転送モード指定回路の対応する入力端に結合される。

このデータ転送モード指定回路のワード順次調整出力端
およびバイト順次調整出力端は前記アドレス調整回路お
よびバイトカウント調整回路の対応する入力端に結合さ
れる。このワード転送指定制御入出力端は８−ビットＤ
ＭＡコントローラの入出力端として使用される。

データ転送モード指定入力端はデータ転送モードレジス
タの対応する入力端に結合される。また、前記内部制御
回路の転送制御出力端、アドレスストローブ出力端およ
びアドレスイネーブル出力端はデータ転送モード指定回
路の制御入力端に結合されると共に、８−ビットＤＭＡ
コントローラの制御出力端として使用される。前記デー
タ転送モード指定回路のクロック入力端およびリセット
入力端は８−ビットＤＭＡコントローラの制御入力端と
して使用され、内部制御回路のクロックお工びリセット
入力端に結合される。この内部制御回路の調整イネーブ
ル出力端はアドレス調整回路およびバイトカウント調整
回路のイネーブル入力端に結合される。

このバイトカウント調整回路のパイトカクント調整出力
端は前記一時バイトカウントレジスタの調整入力端に結
合される。また、アドレス調整回路のアドレス調整出力
端は一時アドレスレゾスタの調整入力端に結合される。

前記データ転送モード指定回路はワード転送認識制御ブ
ロック、ワード転送指定入出力ライン制御ブロックおよ
び調整制御ブロックをもつ。このデータ転送モード指定
回路のブロックサイズデータ出力端および最下位アドレ
ス入力端は前記ワード転送認識制御ブロックの制−入力
端となる。前記ワード転送指定入出力ライン制御ブロッ
クのデータ転送モード指定入力端は前記データ転送モー
ド指定回路の制御入力端となる。前記クロック入力端、
端末カウント入力端およびアドレスイネーブル入力端は
前記データ転送モード指定回路の制御入力端およびワー
ド転送指定人出ライン制御ブロックの制御入力として使
用される。このデータ転送モード指定回路の転送制御入
力端およびリセット入力端は前記ワード転送指定入出力
ライン制御ブロックおよび調整制御ブロックの対応する
入力端に結合される。前記調整制御ブロックのワード単
位順次転送イネーブル出力端およびバイト単位順次転送
イネーブル出力端は前記データ転送モード指定回路の制
御出力端となる。この調整制御ブロックのデータ転送モ
ード指定入力端は前記ワード転送指定入出力ライン制御
ブロックの一力端となる。このワード転送指定入出力ラ
イン制御ブロックのアドレスストローブ入力端は前記デ
ータ転送モード指定回路の制御入力端となる。また、こ
のワード転送指定入出力ライン制御ブロックの圧縮動作
用ワード転送認識入力端および正常動作用ワード転送認
識入力端は前記ワード転送認識制御ブロックの出力端と
なる。このワード転送指定入出力ライン制御ブロックの
ワード転送指定制御入出力端は前記ワード転送認識制御
ブロックおよび調整制御ブロックの対応する入力端に結
合され、前記データ転送モード指定回路の入出力端とな
る。

本発明の特徴は、一時アドレスレジスタおよび一時バイ
トカウントレソスタの調整が１つずつまたは２つずつ実
行可能になるということである。

これにより、１６−ピッドマイクロプロセッサシステム
におけるＤＭＡ転送をバイト単位またはワード単位の順
次転送動作とすることが可能となる。

この結果、１６−ピッドマイクロプロセッサシステムの
性能が改善される。

（実施例） データ転送用に複数のチャンネルをもつところの、この
発明の一実施例に係わる８−ビットＤＭＡコントローラ
は第１図に示すように、一時アドレスレジスタ１、一時
バイトカウントレジスタ２）アドレス調整回路３、バイ
トカウント調整回路４、出力アドレスバッファ５、端末
カウント認識回路６、内部制御回路？、優先度上／コー
ディング回路８およびデータ転送モード指定回路９を複
数のチャンネルに共通に備えている。各チャンネルは現
アドレスレジスタ１０、現バイトカウントレジスタ１１
およびデータ転送モードレジスタ１２を含む。この一時
アドレスレジスタ１のアドレス出力端１３は、８−ビッ
トＤＭＡコントローラの出力アドレスバス１４となるデ
ータ出力端をもつ出力アドレスバッファ５のデータ入力
端に結合される。

前記優先度二ンコーディング回路８のチャンネルイネー
ブル出力端１５は前記現アドレスレジスタ１０、現バイ
トカウントレジスタ１１、データ転送モードレジスタ１
２およびデータ転送モード指定回路９のイネーブル入力
端に結合される。一時バイトカウントレジスタ２のブロ
ックサイズデータ出力端１６はデータ転送モード指定回
路９および端末カウント認識回路６のデータ入力端に結
合される。この端末カウント認識回路６の端末カウント
出力端１７はデータ転送モード指定回路９の対応する入
力端に結合されると共に、８−ビットＤＭＡコントロー
ラの制御出力端として使用される。

前記一時アドレスレジスタ１の最下位アドレス出力端１
８はデータ転送モード指定回路９の対応する入力端に結
合される。このデータ転送モード指定回路９のワード順
次調整出力端１９およびバイト順次調整出力端２０は前
記アドレス調整回路３およびバイトカウント調整回路４
の対応する入力端に結合される。このワード転送指定制
御入出力端２　Ｊは８−ビットＤＭＡコントローラの入
出力端として使用される。データ転送モード指定入力端
２２はデータ転送モードレジスタ１２の対応する入力端
に結合される。また、前記内部制御回路７の転送制御出
力端２３、アドレスストローブ出力端２４およびアドレ
スイネーブル出力端２５はデータ転送モード指定回路９
の制御入力端に結合されると共に、８−ビットＤＭＡコ
ントローラの制御出力端として使用される。前記データ
転送モード指定回路９のクロック入力端２６およびリセ
ット入力端２７は８−ビットＤＭＡコントローラの制御
入力端として使用され、内部制御回路７のクロックおよ
びリセット入力端に結合される。この内部制御回路７の
調整イネーブル出力端２７はアドレス調整回路３および
バイトカウント調整回路４のイネーブル入力端に結合さ
れる。このバイトカウント調整回路４のバイトカウント
調整出力端２９は前記一時バイトカウントレジスタ２の
調整入力端に結合される。また、アドレス調整回路３の
アドレス調整出力端は一時アドレスレジスタ１の調整入
力端に結合される。

前記データ転送モード指定回路９はワード転送認識制御
ブロック３１、ワード転送指定入出力ライン制御ブロッ
ク３２および調整制御ブロック３３をもつ。このデータ
転送モード指定回路９のブロックサイズデータ出力端１
６および最下位アドレス入力端１８は前記ワード転送認
識制御ブロック３１の制御入力端となる。前記ワード転
送指定入出力ライン制御ブロック３２のデータ転送モー
ド指定入力端２２は前記データ転送モード指定回路９の
制御入力端となる。前記クロック入力端２６、端末カウ
ント入力端１７およびアドレスイネーブル入力端２５は
前記データ転送モード指定回路９の制御入力端およびワ
ード転送指定入出力ライン制御ブロック３２の制御入力
として使用される。このデータ転送モード指定回路９の
転送制御入力端２３およびリセット入力端２７は前記ワ
ード転送指定入出力ライン制御ブロック３２および調整
制御ブロック３３の対応する入力端に結合される。前記
調整制御ブロック３３のワード単位順次転送イネーブル
出力端１９およびバイト単位順次転送イネーブル出力端
２０は前記データ転送モード指定回路９の制御出力端と
なる。この調整制御ブロック３３のデータ転送モード指
定入力端３４は前記ワード転送指定入出力ライン制御ブ
ロック３２の出力端となる。このワード転送指定入出力
ライン制御ブロック３２のアドレスストローブ入力端２
４は前記データ転送モード指定回路９の制御入力端とな
る。ま之、このワード転送指定入出力ライン制御ブロッ
ク３２の圧縮動作用ワード転送認識入力端３５および正
常動作用ワード転送認識入力端３６は前記ワード転送認
識制御ブロック３１の出力端となる。このワード転送指
定入出力ライン制御ブロック３２のワード転送指定制御
入出力端２１は前記ワード転送認識制御ブロック３１お
よび調整制御ブロック３３の対応する入力端に結合され
、前記データ転送モード指定回路９の入出力端となる。

次に上述の８−ビットＤＭＡコントローラの動作を説明
する。この８−ビットＤＭＡコントローラがマイクロプ
ロセッサにより初期化される場合、リセット入力端２７
が活性化される。リセットノ々ルス幅に等しい時間が経
過すると、マイクロプロセッサは８−ビットＤＭＡコン
トローラのリセット入力端２７を非活性化し、現アドレ
スレジスタ１０内にメモリバッファの初期アドレスを、
現バイトカウントレジスタ１１にはこのメモリバッファ
のメモリサイズを、優先度エンコーディング回路８には
要求サービス用の優先度設定コード（固定優先度または
循環優先度）を、更に各チャンネルのデータ転送モード
レジスタ１２にはダイレクトメモリアクセスにおけるチ
ャンネルのデータ転送モードを指定するための制御ワー
ドをそれぞれ書き込む。８−ビットＤＭＡコントローラ
は主に、単一転送モードおよびブロック転送モードの２
つのデータ転送モードで動作し、その他の転送モードは
これらの転送モードから派生したものである。これらの
データ転送モードの主な相違は、単一転送モードにあっ
ては、ダイレクトメモリアクセスの要求がある毎に、１
単位データ（１バイト）が転送され、データ転送動作は
正常状態で実行され（この間、アドレスストローブ出力
端２４は活性化されている）、全てのアドレスが外部ラ
ッチに格納されることにある。ブロック転送モードにあ
っては、ダイレクトメモリアクセスの要求がある毎に、
単一データブロツクが転送され、全ての転送動作がｌク
ロック期間内に圧縮され、最初の転送動作のみが正常状
態で実行され、この期間においてのみアドレスストロー
ブ出力端２４は活性化される。この場合、８−ビットＤ
ＭＡコントローラのアドレス出力端１４の上位半分は外
部ラッチに格納され、このアドレス出力端１４の下位半
分は８−ビットＤＭＡコントローラによシ直接保持され
、各転送サイクル毎に順次変更される。

初期化が終了すると、この８−ビット　ＤＭＡコントロ
ーラは、マイクロプロセッサシステムカラハス解放の応
答を受けた時に、ＤＭＡ転送用に入出力装置から発生さ
れた要求によりこのマイクロプロセッサパスのマスクユ
ニットトシテ働く。ＤＭＡ　モードにおけるバス上の転
送動作は、アドレスイネーブル出力端２５およびデータ
転送モード指定回路９を活性化する内部制御回路２によ
多制御されコーディング回路８はチャンネルイネーブル
出力端１５を活性化する。この結果、単一転送モードに
２ける各転送動作の初期およびブロック転送モーげにお
いては最初の転送動作のみの初期において、このチャン
ネルの現アドレスレジスタ１０および現バイトカウント
レジスタ１１の内容がそれぞれ一時アドレスレジスタ１
および一時バイトカウントレジスタ２に格納される。こ
の一時アドレスレジスタ１はＤＭＡデータ転送を実行す
るために使用されるメモリセルのアドレスを格納してい
る。また、一時バイトカウントレジスタ２はＤＭＡ転送
モードにおいて転送されるバイトの数を格納している。

更ニ、一時アドレスレジスタ１はアドレス出力端１３を
活性化し、出力アドレスバッファ５は出力アドレスバス
１４を活性化し、一時バイトカウントレゾスｌ’２はブ
ロックサイズデータ出力端１６を活性化する。また、デ
ータ転送モード指定回路９のワード転送認識制御ブロッ
ク３１は一時アドレスレジスタ１の最下位アドレス出力
端１８の状態および一時バイトカウントレジスタ２のブ
ロックサイズデータ出力端１６の状態をチエツクする。

各正常転送動作の初期時において、一時アドレスレジス
タ１の最下位アドレス出力端１８が活性状態であれば（
選択されたメモリセルのアドレスは奇数）、一時バイト
カウントレジスタ２の内容に関係なく、データ転送モー
ド指定回路９のワード転送認識制御ブロック３１は正常
動作ワード転送認識入力端３６を活性化することはない
。この正常転送動作の初期時において、内部制御回路７
はアドレスストローブ出力端２４を活性化し、ワード転
送指定入出力ライン制御ブロック３２はワード転送指定
制御入出力端２１を３−状態から非活性状態に切り換え
る。アドレスストローブ時間に等しい時間が経過すると
、内部制御回路７はアドレスストローブ出力端２４を非
活性化し、ワード転送指定入出力ライン制御ブロック３
２はワード転送指定制御入出力端２１を非活性状態から
３−状態に切り換える。正常転送動作の初期時においテ
、一時アドレスレジスタ１の最下位アドレス出力端１８
が非活性状態であり（選択され念メモリセルのアドレス
は偶数）、かつ一時バイトカウントレジスタ２のブロッ
クサイズデータ出力端１６によりメモリに対して転送す
るべきバイト数が１になったことが検出されたときには
、同じ動作シーケンスが実行される。

正常転送動作の初期時において、一時アドレスレジスタ
１の最下位アドレス出力端１８が非活性状態であり、か
つ一時バイトカウントレジスタ２のブロックサイズデー
タ出力端１６によシ、メモリに対して転送するべきバイ
ト数が１より大きいことが検出されたときには、データ
転送モード指定回路９のワード転送認識制御ブロック３
１は正常動作ワード転送認識入力端３６を活性化する。

正常転送動作の初期時において、内部制御回＠７はアド
レスストローブ出力端２４を活性化し、ワード転送指定
入出力ライン制御ブロック３２はワード転送指定制御入
出力端２１を３−状態から活性状態に切り換える。アド
レスストローブ時間に等しい時間が経過すると、内部制
御回路７はアドレスストローブ出力端２４を非活性化し
、ワード転送指定入出力ライン制御ブロック３２はワー
ド転送指定制御入出力端２１を活性状態から３−状態に
切り換える。

ＤＭＡモードにおけるメモリおよび入出力装置間のデー
タ転送は内部制御回路７が転送制御出力端２３を活性化
した時に実行される。この時、ワード転送指定入出力ラ
イン制御ブロック３２はワード転送指定制御入出力端２
１を活性化し転送モード指定出力端３４を活性状態にす
る。

内部制御回路７の転送制御出力端２３が活性化されてい
る間に、入出力装置がワード転送指定制御入出力端２１
を活性化すると、調整制御ブロック３３はワード順次調
整制御出力端１９を活性化する。この時、アドレス調整
回路３およびバイトカウント調整回路４は一時アドレス
レジスタ１および一時バイトカウントレゾスタ２の内容
を２だけ調整する。

内部制御回路７の転送制御出力端２３が活性化されてい
る間に、入出力装置がワード転送指定制御入出力端２１
を活性化しない場合には、調整制御ブロック３３はバイ
ト順次調整制御出力端２０を活性化する。この時、アド
レス調整回路３およびバイトカウント調整回路４は一時
アドレスレゾスタ１および一時バイトカウントレジスタ
２の内容を１だけ調整する。

ＤＭＡブロックモーげにおいては、最初の転送動作の終
了後における全ての転送動作は圧縮され、内部制御回＠
２がアドレスストローブ出力端２４を活性化することは
ない。ブロック転送モードにおいて、一時アドレスレジ
スタ１および一時パイトカウントレジスタ２の調整動作
時には、８−ビット　ＤＭＡコントローラは異なるモー
ドで動作する。

一時アドレスレジスタ１および一時バイトカウントレジ
スタ２の調整動作が現在の転送動作中に実行された場合
には、８−ビットＤＭＡコントローラは前述したように
ブロック転送モードで動作する。

一時アドレスレジスタ１および一時バイトカウントレジ
スタ２の調整動作が現在の転送動作の終了後に実行され
た場合には、８−ビットＤＭＡコントローラは後述する
ように、予測アルゴリズムによジブロック転送モードで
動作する。最初の（正常な）転送動作が終了すると、内
部制御回路７が転送制御出力端２３を活性化する前に、
ワード転送認識制御ブロック３１は一時アドレスレ・ゾ
スタ１の最下位アドレス出力端１８、ワード転送指定制
御入出力端２１およびブロックサイズデータ出力端１６
の状態をチエツクする。最下位アドレス出力端１８が非
活性状態であり（選択されたメモリセルのアドレスは偶
数）、ワード転送指定制御入出力端２１が活性状態に設
定され（前記一時アドレスレジスタが２つづつ調整され
る）、かつブロックサイズデータ出力端１６によシメモ
リに対して転送すべきバイト数が３よう多いことが検出
されたときには、次の圧縮転送動作時において、内部制
御回路７が転送制御出力端２３を活性化する前に、ワー
ド転送指定入出力ライン制御ブロック３２はクロック入
力端２６におけるクロックの高レベル期間に等しい時間
にわたってワード転送指定出力端２１を活性化する。

最下位アドレス出力端１８が非活性状態であり（選択さ
れたメモリセルのアドレスは偶数）、ワード転送指定制
御入出力端２１が非活性状態に設定され（前記一時アド
レスレジスタが１つづつ調整される）、かつブロックサ
イズデータ出力端１６によシメモリに対して転送すべき
バイト数が３よ〕多いことが検出されたときには、次の
圧縮転送動作時において、内部制御回路７が転送制御出
力端２３を活性化する前に、ワード転送指定入出力ライ
ン制御ブロック３２がクロック入力端２６におけるクロ
ックの高レベル期間に等しい時間にわたってワード転送
指定出力端２１を活性化することはない。

最下位アドレス出力端１８が活性状態であり（選択され
たメモリセルのアドレスは奇数）、ワード転送指定制御
入出力端２１が活性状態に設定され（前記一時アドレス
レジスタが１つづつ調整される）、かつブロックサイズ
データ出力端１６によりメモリに対して転送すべきバイ
ト数が３より多いことが検出されたときには、次の圧縮
転送動作時において、内部制御回路７が転送制御出力端
２３を活性化する前に、ワード転送指定入出力ライン制
御ブロック３２がクロック入力端２６におけるクロック
の高レベル期間に等しい時間にわたってワード転送指定
出力端２１を活性化する。

最下位アドレス出力端１８が非活性状態であり（選択さ
れたメモリセルのアドレスは偶数）、ワード転送指定制
御入出力端２１が活性状態に設定され（前記一時アドレ
スレジスタが２つづつ調整される）、かつブロックサイ
ズデータ出力端１６によりメモリに対して転送すべきバ
イト数が３よシ多いことが検出されたときには、次の圧
縮転送動作時において、内部制御回路７が転送制御出力
端２３を活性化する前に、ワード転送指定入出力ライン
制御ブロック３２がクロック入力端２６におけるクロッ
クの高レベル期間に等しい時間にわ九ってワード転送指
定出力端２１を活性化することはない。

ブロックサイズデータ出力端１６によシメモリに対して
転送すべきバイト数が３であることが検出され、かつ最
下位アドレス出力端１８が非活性状態であシ、ワード転
送指定制御入出力端２１が活性状態に設定され（前記一
時アドレスレジスタが２つづつ調整される）ている場合
、或は、最下位アドレス出力端１８が活性状態で、ワー
ド転送指定制御入出力端２１が非活性状態に設定され（
前記一時アドレスレジスタが１つづつ調整される）てい
る場合、或は、最下位アドレス出力端１８が活性状態で
あシ、ワード転送指定制御入出力端２１が活性状態に設
定され（前記一時アドレスレジスタが２つづつ調整され
る）ている場合には、次の（最後の）圧縮転送動作にお
いて、内部制御回路７が転送制御出力端２３を活性化す
る前に、ワード転送指定入出力ライン制御ブロック３２
がクロック入力端２６におけるクロックの高レベル期間
に等しい時間にわたってワード転送指定出力端２１を活
性化することはない。

最下位アドレス出力端１８が活性状態であり、ワーＰ転
送指定制御入出力端２ノが非活性状態に設定され（前記
一時アドレスレジスタが１つづつ調整される）、かつブ
ロックサイズデータ出力端１６によシメモリに対して転
送すべき・マイト数が３になったことが検出されたとき
には、次の（最後の）圧縮転送動作時において、内部制
御回路７が転送制御出力端２３を活性化する前に、ワー
ド転送指定入出力ライン制御ブロック３２がクロック入
力端２６におけるクロックの高レベル期間に等しい時間
にわたってワード転送指定出力端２１を活性化する。

更に、ＤＭＡブロック転送モーＰにおいて、ブロックサ
イズデータ出力端１６によりメモリに対して転送すべき
バイト数が３未満になったことが検出されたときには、
次の（最後の）圧縮転送動作時において、内部制御回路
７が転送制御出力端２３を活性化する前にま九は一時バ
イトカウントレジスタ２をゼロにセットするときに、ワ
ード転送指定入出力ライン制御ブロック３２がクロック
入力端２６におけるクロックの高レベル期間に等しい時
間にわたってワード転送指定出力端２ノを活性化するこ
とはない。一時バイトカウントレジスタ２をゼロにセッ
トする時に、端末カウント認識回路６は端末カウント出
力端１７を活性化し、ワード転送指定入出力ライン制御
ブロック３２はマイクロプロセッサシステムが現パイト
カウントレ・ゾスタ１１に新たな値を書き込むまではワ
ード転送指定出力端２１を制御することはない。

【図面の簡単な説明】

第１図は８−ビットＤＭＡコントローラのブロック図、
第２図は転送モード指定回路のブロック図、第３図は単
一モードのＤＭＡ転送波形図、第４図はブロックモード
のＤＭＡ転送波形図である。 １・・・一時アドレスレジスタ、２・・・一時バイトカ
ウント調整回路、３・・・アドレス調整回路、４・・・
バイトカウント調整回路、５・・・出力アドレスバッフ
ァ、６・・・端末カウント認識回路、７・・・内部制御
回路、８・・・優先度二ンコーディング回路、１０・・
・現アドレスレノスタ、１１・・・現バイトカウントレ
ゾスタ、１２・・・データ転送モードレジスタ、２１・
・・ワード°転送指定制御入出力端、２６・・・クロッ
ク入力端、２７・・・リセット入力端。 出願人代理人　　弁理士　鈴　江　武　彦ψ　Ｌｌ＋）
　　　寸　寸　ぐ　　円　−へＮＮＰ−一ヘヘ （ｊ）ｕｌ　　寸　寸　寸　閂　− （’Ｊ　（’Ｊ　（’Ｊ　、、Ｎへ

Claims (2)

【特許請求の範囲】
1. （１）一時アドレスレジスタ、一時バイトカウントレジ
   スタ、アドレス調整回路、バイトカウント調整回路、出
   力アドレスバッファ、端末カウント認識回路、内部制御
   回路および優先度エンコーディング回路を複数のチャン
   ネルに共通に備えたところの、データ転送用に複数のチ
   ャンネルをもつ８−ビットＤＭＡコントローラにおいて
   、前記各チャンネルは現アドレスレジスタ、現バイトカ
   ウントレジスタおよびデータ転送モードレジスタを含み
   、前記一時アドレスレジスタのアドレス出力端は、前記
   ８−ビットＤＭＡコントローラの出力アドレスバスとな
   るデータ出力端をもつ出力アドレスバッファのデータ入
   力端に結合され、前記優先度エンコーディング回路のチ
   ャンネルイネーブル出力端は前記現アドレスレジスタ、
   現バイトカウントレジスタおよびデータ転送モードレジ
   スタのイネーブル入力端に結合され、前記一時バイトカ
   ウントレジスタのブロックサイズデータ出力端は前記端
   末カウント認識回路のデータ入力端に結合され、この端
   末カウント認識回路の端末カウント出力端は前記８−ビ
   ットＤＭＡコントローラの制御出力端として使用され、
   前記内部制御回路の転送制御出力端、アドレスストロー
   ブ出力端、アドレスイネーブル出力端、クロック入力端
   およびリセット入力端は前記８−ビットＤＭＡコントロ
   ーラの制御出入力端として使用され、前記内部制御回路
   の調整イネーブル出力端は前記アドレス調整回路および
   バイトカウント調整回路のイネーブル入力端に結合され
   、このバイトカウント調整回路のバイトカウント調整出
   力端は前記一時バイトカウントレジスタの調整入力端に
   結合され、前記アドレス調整回路のアドレス調整出力端
   は前記一時アドレスレジスタの調整入力端に結合され、
   更に、前記優先度エンコーディング回路（８）のチャン
   ネルイネーブル出力端（１５）、前記一時バイトカウン
   トレジスタ（２）のブロックサイズデータ出力端（１６
   ）、前記端末カウント認識回路（６）の端末カウント出
   力端（１７）、前記一時アドレスレジスタ（１）の最下
   位アドレス出力端（１８）、データ転送モードレジスタ
   （１２）のデータ転送モード指定入力端（２２）、およ
   び前記内部制御回路（７）の転送制御出力端（２３）、
   アドレスストローブ出力端（２４）およびアドレスイネ
   ーブル出力端（２５）はデータ転送モード指定回路（９
   ）の制御入力端に結合され、このデータ転送モード指定
   回路（９）のクロック入力端（２６）、リセット入力端
   （２７）およびワード転送指定制御入出力端（２１）は
   前記８−ビットＤＭＡコントローラの制御入出力端とし
   て使用され、前記データ転送モード指定回路（９）のワ
   ード順次調整出力端（１９）およびバイト順次調整出力
   端（２０）は前記アドレス調整回路（３）およびバイト
   カウント調整回路（４）の対応する入力端に結合される
   ところの８−ビットＤＭＡコントローラ。
2. （２）特許請求の範囲第１項記載の８−ビットＤＭＡコ
   ントローラにおいて、前記データ転送モード指定回路（
   ９）はワード転送認識制御ブロック（３１）、ワード転
   送指定入出力ライン制御ブロック（３２）および調整制
   御ブロック（３３）を有し、このデータ転送モード指定
   回路（９）のブロックサイズデータ出力端（１６）およ
   び最下位アドレス入力端（１８）は前記ワード転送認識
   制御ブロック（３１）の制御入力端として使用され、前
   記ワード転送指定入出力ライン制御ブロック（３２）の
   データ転送モード指定入力端（２２）は前記データ転送
   モード指定回路（９）の制御入力端として使用され、前
   記クロック入力端（２６）、端末カウント入力端（１７
   ）およびアドレスイネーブル入力端（２５）は前記デー
   タ転送モード指定回路（９）の制御入力端および前記ワ
   ード転送指定入出力ライン制御ブロック（３２）の制御
   入力として使用され、このワード転送指定入出力ライン
   制御ブロック（３２）の転送制御入力端（２３）および
   リセット入力端（２７）は前記データ転送モード指定回
   路（９）の制御入力端として使用されると共に、前記調
   整制御ブロック（３３）の対応する入力端に結合され、
   前記調整制御ブロック（３３）のワード単位順次転送イ
   ネーブル出力端（１９）およびバイト単位順次転送イネ
   ーブル出力端（２０）は前記データ転送モード指定回路
   （９）の制御出力端として使用され、この調整制御ブロ
   ック（３３）のデータ転送モード指定入力端（３４）は
   前記ワード転送指定入出力ライン制御ブロック（３２）
   の出力端として使用され、このワード転送指定入出力ラ
   イン制御ブロック（３２）のアドレスストローブ入力端
   （２４）は前記データ転送モード指定回路（９）の制御
   入力端として使用され、このワード転送指定入出力ライ
   ン制御ブロック（３２）の圧縮動作用ワード転送認識入
   力端（３５）および正常動作用ワード転送認識入力端（
   ３６）は前記ワード転送認識制御ブロック（３１）の出
   力端として使用され、このワード転送指定入出力ライン
   制御ブロック（３２）のワード転送指定制御入出力端（
   ２１）は前記ワード転送認識制御ブロック（３１）およ
   び調整制御ブロック（３３）の対応する入力端に結合さ
   れ、前記データ転送モード指定回路（９）の入出力端と
   して使用されるところの８−ビットＤＭＡコントローラ
   。