JP3519205B2 - Ｄｍａコントローラ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル複写機、
ファクシミリあるいはその複合機であるマルチファンク
ション装置等、ＣＰＵ(Central Processing Unit) を中
心として大容量の画像データを処理するデータ処理装置
に備えられ、ＣＰＵを介した周辺各種Ｉ／Ｏデバイスと
メモリとのデータ転送路とは別の独立したデータ転送路
により、ＣＰＵを介さずに行われるデータ転送を制御す
るＤＭＡ（direct memory access）コントローラに関す
るものである。

【０００２】

【従来の技術】従来、ＣＰＵ、メモリ、Ｉ／Ｏデバイ
ス、ＤＭＡコントローラを設けて構成されるデータ処理
システムとして、ファクシミリあるいはデジタル複写機
などが知られている。上記デジタル複写機の構成は図９
のブロック図にて示される。

【０００３】同図に示すデジタル複写機は、ＣＣＤ(Cha
rge Coupled Device) ２０１、アナログ信号処理部２０
２、デジタル多値画像処理部２０３と多値２値変換部２
０４とを有するスキャナ部、２値多値変換部２０５、Ｃ
ＰＵ２０６、メモリ２０７、およびレーザ制御部２０８
とレーザスキャンユニット２０９とを有するプリンタ部
を備えている。

【０００４】上記の構成においては、光源（図示せず）
により原稿が照射され、その反射光が、ＣＣＤ２０１に
より電気信号に変換される。この微弱な電気信号は、ア
ナログ信号処理部２０２により増幅され、補正され、か
つデジタル信号、即ち画像データに変換される。この画
像データは、デジタル多値画像処理部２０３にてエッジ
強調などの画像処理が施されることにより、高画質化さ
れる。多値２値変換部２０４では、データ量を減らすた
め、２値で中間調を表す一方式であるところの誤差拡散
などにより、多値画像が２値画像に変換される。この２
値化されたデータは、メモリ２０７に一旦記憶される。
また、メモリ２０７から読み出された２値化画像データ
は、２値多値変換部２０５により多値化される。レーザ
制御部２０８は、上記画像データに基づいてパルス幅変
調等によりレーザの階調処理を行う。レーザスキャンユ
ニット２０９はポリゴンモータ（図示せず）および半導
体レーザ（図示せず）を備え、帯電された感光体（図示
せず）に、レーザ光を照射することで、感光体に潜像を
形成する。ＣＰＵ２０６は、ＣＰＵ部で各種Ｉ／Ｏデバ
イスにおけるレジスタの設定や、メモリに記憶された画
像データの編集処理、例えば文字の右斜め下方向に影を
つける影付け処理、あるいは文字データの画像への配付
先データなどのオーバーレイ等を行う。

【０００５】上記デジタル複写機において、多値２値変
換部２０４から出力された画像データのメモリ２０７へ
の転送、あるいはメモリ２０７に記憶されている画像デ
ータの２値多値変換部２０５への転送等は、高速性が要
求される。従って、この転送は、ＣＰＵ２０６を介さず
に、直接行われることがある。また、画像データに、画
像を９０度回転させるといった回転などの処理を行う場
合、メモリ２０７からメモリ２０７への画像データの転
送は、同様に、ＣＰＵ２０６を介さずに直接行われるこ
とがある。このようなデータの転送は、ＤＭＡコントロ
ーラ２１０により行われる。

【０００６】デジタル複写機で用いられる従来のＤＭＡ
コントローラ２１０は、図１０に示す構成となってい
る。同図において、ＤＭＡコントローラ２１０は、チャ
ンネルＣＨ０・ＣＨ１にそれぞれ対応するデータ転送要
求信号入力端子２２１・２２３、およびチャンネルＣＨ
０・ＣＨ１にそれぞれ対応するデータ転送応答信号出力
端子２２２・２２４を有している。転送されるデータは
データ転送応答信号に同期して入出力される。

【０００７】尚、同図において、チャンネルＣＨ０は、
Ｉ／Ｏデバイスとしての多値２値変換部２０４の出力
部、即ち出力画像バッファに接続されている。チャンネ
ルＣＨ１は、Ｉ／Ｏデバイスとしての前記２値多値変換
部２０５の入力部、即ち入力画像バッファに接続されて
いる。また、チャンネルＣＨ２とチャンネルＣＨ３と
は、ＤＲＡＭコントローラ２１１に接続されている。Ｄ
ＲＡＭコントローラ２１１は、ＣＰＵ２０６内あるいは
ＤＭＡコントローラ２１０内に設けられていてもよく、
さらには独立して設けられていてもよいので、図９には
図示していない。

【０００８】ＤＭＡコントローラ２１０は、さらにセレ
クタ２２７、セレクタ２２８、およびカウンタ２２９〜
２３６を備えている。

【０００９】セレクタ２２７は、複数のデータ転送要求
信号が同時に入力された時に、予め設定されている優先
順位に基づいて取り込むべきデータ転送要求信号の選択
を行う。さらに、セレクタ２２７は、優先順位の低いデ
ータ転送を行っている時に、優先順位の高いデータ転送
要求信号が入力された場合、優先順位に従ってデータ転
送を行うための調停を行う。

【００１０】カウンタ２２９〜２３２は、それぞれチャ
ンネルＣＨ０〜ＣＨ３に対応して設けられた、メモリ７
のアドレス作成用のカウンタである。これらカウンタ２
２９〜２３２は、データを転送する毎にアドレスの加
算、減算を行う。カウンタ２２９〜２３２にて作成され
たアドレスは、セレクタ２２８によって選択され、ＤＲ
ＡＭコントローラ２１１に送られる。

【００１１】ＤＲＡＭコントローラ２１１は、与えられ
たアドレスを行アドレスおよび列アドレスに変換し、各
種制御信号（＊ＲＡＳ、＊ＣＡＳなど）とともにメモリ
２０７に出力する。

【００１２】カウンタ２３３〜２３６は、それぞれチャ
ンネルＣＨ０〜ＣＨ３に対応して設けられた、データの
転送ワード数を計数するためのカウンタである。

【００１３】上記のように、従来のＤＭＡコントローラ
２１０は、各チャンネル毎に２個のカウンタ、即ちアド
レス用のカウンタおよび転送ワード数の計数用のカウン
タを備えている。このため、多チャンネル化を図ると、
回路規模が大きくなって高価になるという問題点を有し
ている。この問題はＩ／Ｏデバイスの数が多くて回路規
模が大きくなっている装置において、特に顕著となる。

【００１４】そこで、このような問題を解決したものと
して、特開平５−２５０３０６号公報に開示されたＤＭ
Ａコントローラがある。このＤＭＡコントローラは、上
記ＤＲＡＭコントローラ２１１が備えるカウンタに代え
てレジスタを備えるとともに、全チャンネルに共通の演
算器を設け、この演算器によりアドレスの加算および転
送データのワード数の演算を行うものである。このよう
な構成によれば、レジスタはカウンタと比較してゲート
数が少なくてよいため、回路規模が小さくなる。従っ
て、同公報において、ＤＭＡコントローラを適用したフ
ァクシミリの場合には、コストダウンが可能であると考
えられる。

【００１５】

【発明が解決しようとする課題】ところが、上記公報に
開示されているＤＭＡコントローラでは、データ転送を
メモリとメモリとの間およびメモリとＩ／Ｏデバイスと
の間において、小さい回路規模にて行う構成、即ち小さ
い回路規模にて多チャンネル化を図り得る構成について
は検討されていない。

【００１６】また、近年においては、ファクシミリ、デ
ジタル複写機およびプリンタ等の複合機であるマルチフ
ァンクション装置が開発されている。このマルチファン
クション装置においては高解像度化が進み、扱うデータ
量が増大している。従って、マルチファンクション装置
では、各モード毎に１ページ分のメモリを持たず、メモ
リを共通化することでメモリの量を節約し、低価格化を
図ろうとする傾向がある。

【００１７】この場合、チャンネル数は非常に大きくな
り、また、データ転送要求があったときにデータを転送
できなければ、画像がかけてしまう可能性がある。従っ
て、マルチファンクション装置では複雑なデータ転送要
求に対する競合対策処理が必要となる。

【００１８】しかしながら、上記公報のＤＭＡコントロ
ーラでは、同時に複数のデータ転送要求があった場合
に、予め設定されている優先順位に基づいてデータ転送
を行うといった単純なデータ転送要求の競合処理は可能
であっても、さらに複雑なデータ転送要求についての競
合処理は困難である。

【００１９】また、レジスタはカウンタと比較してゲー
ト数は少なくてよいものの、その差は小さいものであ
る。従って、複雑なデータ転送要求についての競合処理
の調停回路を付加した場合、却って回路規模が増大する
虞がある。

【００２０】また、上記公報のＤＭＡコントローラで
は、あるシステム毎に最適な回路を作るには適している
ものの、ハードウエアをマクロ化するのが困難である。
即ち、演算器を各チャンネルにて共通化しているため、
チャンネル数を増やす場合、単純にＤＭＡマクロの数を
増やすだけでは上記マクロ化を実現することができな
い。

【００２１】特に、同じ構成にてメモリからメモリへの
ＤＭＡとメモリからＩ／ＯデバイスへのＤＭＡを行うこ
とができない。また、解像度が上がることにより画像デ
ータの転送速度も上がるため、モードの変更に応じてＣ
ＰＵがレジスタの設定を変えていけば、この設定を行う
ためにオーバーへッドタイムが大きくなるという欠点が
あった。

【００２２】また、従来のＤＭＡコントローラはメモリ
からメモリへのデータ転送中に、Ｉ／Ｏデバイスのデー
タ転送要求があった場合、メモリからメモリヘのデータ
転送が終了してから、Ｉ／Ｏのデータ転送が生じるた
め、同じ構成にて別の処理を行うことが困難である。こ
れは、メモリからメモリへのデータ転送とＩ／Ｏデバイ
スからメモリへのデータ転送は非同期であるため、ソフ
トウエアが非常に複雑になることによる。

【００２３】また、ＣＰＵの中でＲＩＳＣプロセッサ
は、簡単な命令を高速でパイプライン処理することによ
り高速化を行っており、命令の実行のサイクルタイムが
メモリのアクセスタイムより高速である。このため、Ｒ
ＩＳＣプロセッサは、データキャッシュと命令キャッシ
ュを有しており、外部メモリのデータと命令をキャッシ
ュの中にロードしている。キャッシュとは、ＣＰＵに内
蔵され、ＣＰＵから高速アクセスが可能な特殊メモリで
ある。ＣＰＵはキャッシュの中のデータや命令を実行す
るものの、実行したい命令やデータがキャッシュの中に
無いことがある。これをミスヒットという。この場合、
必要なデータや命令が格納されているメモリのアドレス
の周辺のデータや命令をキャッシュの中にロードする。
これはリフィルと呼ばれる動作である。必要なデータや
命令は、近くのアドレスに存在することが多いため、リ
フィルされるサイズが大きければ大きいほど、ミスヒッ
トされる確率が小さくなり、ＣＰＵのパフォーマンスは
上昇する。

【００２４】しかしながら、リフィルの最中にデータ転
送要求が入力された場合、リフィルが終了するまで動作
を遷移することはできない。２値多値変換部２０５がデ
ータ転送を要求するのはデータをプリントアウトするた
めである。この場合、レーザプリンタなどのページプリ
ンタでは、データを連続して送らなければ、データ落ち
が生ずることになる。この事態は絶対さけなければなら
ない。

【００２５】そこで、従来のＤＭＡコントローラを使っ
たシステムでは、リフィルが終了してから遷移した場合
であってもデータ落ちが生じないように、多値２値変換
部２０４等のＩ／Ｏデバイスにおけるデータバッファの
サイズを大きくするか、もしくはリフィルのサイズを小
さくしている。この場合、データバッファのサイズを大
きくすれば回路規模が大きくなり、リフィルサイズを小
さくすれば、ＣＰＵのパフォーマンスが低下することに
なる。

【００２６】

【課題を解決するための手段】上記の課題を解決するた
めに、請求項１の発明のＤＭＡコントローラは、転送先
のデータのスタートアドレスを格納するための第１レジ
スタと、転送元のデータのスタートアドレスを格納する
ための第２レジスタと、転送されるデータのワード数を
格納するための第３レジスタと、データの転送先がＩ／
Ｏデバイスであるかメモリであるかの情報を格納する第
４レジスタと、データの転送元がＩ／Ｏデバイスである
かメモリであるかの情報を格納する第５レジスタと、Ｉ
／Ｏデバイスとメモリとの間でのデータの転送を行う場
合の１回の転送要求に対する転送ワード数を格納する第
６レジスタと、前記第１レジスタ、第２レジスタ、第３
レジスタおよび第６レジスタに格納されている情報に基
づき、ＤＭＡによるデータ転送動作に応じて第１および
第２レジスタに格納されるアドレス、並びに第３レジス
タに格納される転送データの残ワード数の演算を行い、
これの更新を行わせる演算手段とを備え、前記第４およ
び第５レジスタの格納情報に基づく、メモリとメモリと
の間のＤＭＡによるデータ転送の際には、このデータ転
送のための少なくともｌチャンネルが構成される一方、
Ｉ／Ｏデバイスとメモリとの間のＤＭＡによるデータ転
送の際には、このデータ転送のための少なくとも２チャ
ンネルが、前記１チャンネルを構成する回路を使用して
構成され、さらに、キャッシュのリフィルを行うキャッ
シュコントローラが接続され、ＤＭＡによるデータ転送
動作が行われるときには、この動作が行われないときよ
りも、前記キャッシュのリフィルにおけるリフィルサイ
ズを小さくするリフィルサイズ制御手段を備えているこ
とを特徴としている。

【００２７】請求項１の構成によれば、ＤＭＡによるデ
ータ転送を行う場合、第４および第５レジスタの格納情
報に基づいて、データの転送先およびデータの転送元が
それぞれＩ／Ｏデバイスとメモリとの何れであるが確認
される。

【００２８】例えばデータ転送元がＩ／Ｏデバイスであ
り、データ転送先がメモリである場合、例えばＩ／Ｏデ
バイスからのデータ転送要求に応じて、第６レジスタに
格納されている転送ワード数分のデータがＩ／Ｏデバイ
スからメモリへ転送される。この動作に応じて、第１レ
ジスタ、第２レジスタ、第３レジスタおよび第６レジス
タに格納されている情報に基づき、演算手段により演算
が行われ、その結果により第１および第２レジスタに格
納されるアドレス、並びに第３レジスタに格納される転
送データの残ワード数が更新される。

【００２９】即ち、第１および第２レジスタのアドレス
値は、先に格納されていたアドレス値に第６レジスタに
格納されていた転送ワード数が加えられたものとなる。
また、第３レジスタの転送データの残ワード数は、この
値から前記転送ワード数が減じられたものとなる。他の
メモリからＩ／Ｏデバイス、メモリからメモリへのデー
タ転送の場合も同様にして行われる。

【００３０】ここでは、本ＤＭＡコントローラでは、メ
モリとメモリとの間のＤＭＡによるデータ転送の際に
は、このデータ転送のためのｌチャンネルが構成される
一方、Ｉ／Ｏデバイスとメモリとの間のＤＭＡによるデ
ータ転送の際には、このデータ転送のための２チャンネ
ルが、前記１チャンネルを構成する回路を使用して構成
されている。

【００３１】従って、回路構成を大型化することなく、
かつコストアップを抑制して多チャンネル化が図られて
いる。

【００３２】また、本ＤＭＡコントローラでは、適用さ
れるシステムに応じて、本発明のＤＭＡコントローラの
マクロ（ユニット）の個数を変えるだけで、ありとあら
ゆるシステムに対応が可能なモジュラー構造となってい
る。従って、本ＤＭＡコントローラを使用することによ
り、システムの拡張が簡単であり、その設計も容易であ
る。しかも、ＤＭＡによるデータ転送動作が行われると
きには、この動作が行われないときよりも、キャッシュ
のリフィルにおけるリフィルサイズが小さくなるので、
リフィルに伴う処理が迅速に終了する。従って、例えば
Ｉ／Ｏデバイスにおけるバッファを大型化することを行
うことなく、転送データのデータ落ちといった転送不良
を防止することができる。また、ＤＭＡによるデータ転
送動作が行われないときにはリフィルサイズを通常に設
定することができる。これにより、簡単な構成にて、キ
ャッシュのリフィルのパフォーマンスの維持とデータ転
送のパフォーマンスの維持とを両立させる調停処理が可
能である。

【００３３】請求項２の発明のＤＭＡコントローラは、
請求項１の発明のＤＭＡコントローラにおいて、前記第
１レジスタと第２レジスタとの少なくとも一方が、メモ
リとメモリとの間のデータ転送に使用する転送先アドレ
スレジスタ、およびメモリとＩ／Ｏデバイスとの間のデ
ータ転送に使用する転送先アドレスレジスタを兼用して
いる第１レジスタ、またはメモリとメモリとの間のデー
タ転送に使用する転送元アドレスレジスタ、およびメモ
リとＩ／Ｏデバイスとの間のデータ転送に使用する転送
元アドレスレジスタを兼用している第２レジスタである
ことを特徴としている。

【００３４】請求項２の構成によれば、上記のようにレ
ジスタを兼用することにより、さらに、回路構成が小型
化され、かつ低コスト化される。

【００３５】請求項３の発明のＤＭＡコントローラは、
請求項１の発明のＤＭＡコントローラにおいて、前記第
１レジスタが、メモリからメモリへのデータ転送に使用
する転送先アドレスレジスタとＩ／Ｏデバイスからメモ
リへのデータ転送に使用する転送先アドレスレジスタと
からなり、前記第２レジスタが、メモリからメモリへの
データ転送に使用する転送元アドレスレジスタとメモリ
からＩ／Ｏデバイスへのデータ転送に使用する転送元ア
ドレスレジスタとからなることを特徴としている。

【００３６】請求項３の構成によれば、第１および第２
レジスタが、メモリとメモリと間のデータ転送、メモリ
とＩ／Ｏデバイスとの間のデータ転送という各転送形態
に応じたレジスタを備えているので、各データ転送形態
に応じた第１および第２レジスタでの設定変更が不要と
なり、オーバーヘッドタイムを短縮することができる。
この結果、迅速な処理が可能となる。

【００３７】請求項４の発明のＤＭＡコントローラは、
請求項１の発明のＤＭＡコントローラにおいて、ＤＭＡ
による複数のデータ転送動作についての優先順位を記憶
する記憶手段と、この記憶手段に記憶されている前記優
先順位に基づいて複数のデータ転送動作の調停を行う調
停手段とを備え、前記調停手段が、ＤＭＡによるデータ
転送動作中に、このデータ転送よりも優先順位の高いデ
ータ転送要求が入力されたとき、このときに進行中のデ
ータ転送動作を中断させ、この中断させた動作が再開可
能となるように、前記演算手段に、前記中断時までの転
送ワード数に基づき、第１レジスタ、第２レジスタおよ
び第３レジスタに対しての前記格納情報の更新を行わせ
るとともに、優先順位の高いデータ転送動作を行わせ、
この動作の終了後に、先に中断させたデータ転送動作を
再開させるものであることを特徴としている。

【００３８】請求項４の構成によれば、上記のように、
複数のデータ転送要求が発生した場合に、予め設定され
た優先順位に従ってデータ転送を処理するようになって
いる。従って、複数のデータ転送要求に対する調停処理
を、簡単な構成により、優先順位に従って迅速に処理可
能である。即ち、相対的に優先順位の低いデータの転送
動作中であっても、優先順位の高いデータの転送要求が
発生した場合には、このデータ転送を、回路構成の大型
化を招来することなく簡単な構成により、迅速に処理可
能である。

【００３９】

【００４０】

【００４１】

【００４２】請求項５の発明のＤＭＡコントローラは、
請求項１の発明のＤＭＡコントローラにおいて、前記リ
フィルサイズ制御手段が、前記ＤＭＡによるデータ転送
動作が行われるとき、このデータ転送動作の優先順位が
高いほど、前記キャッシュのリフィルにおけるリフィル
サイズを小さくするものであることを特徴としている。

【００４３】請求項５の構成によれば、データ転送動作
の優先順位が高いほどキャッシュのリフィルにおけるリ
フィルサイズが小さくなるので、データ転送動作の優先
順位が高いほどリフィルに伴う処理を行うことによるデ
ータ転送待ちの時間が短くなる。従って、データ転送不
良をさらに確実に防止することができる。

【００４４】請求項６の発明のＤＭＡコントローラは、
請求項４または５の発明のＤＭＡコントローラにおい
て、前記データ転送動作についての優先順位が、メモリ
からＩ／Ｏデバイスとしてのプリンタへのデータ転送が
最優先に設定され、以下、Ｉ／Ｏデバイスとしてスキャ
ナからメモリへのデータ転送、メモリからメモリへのデ
ータ転送の順に設定されていることを特徴としている。

【００４５】請求項６の構成によれば、適切な優先順位
によりＤＭＡによる複数のデータ転送の調停処理が可能
である。

【００４６】即ち、メモリからプリンタへのデータ転送
は、データ転送の中断時間が長くなると、プリント画像
に空白、即ちデータ落ちが生じてしまうことになり、最
優先されるべきものである。スキャナからメモリへのデ
ータ転送は、データ落ちが生じた場合、これを原稿画像
の再スキャンにより修復可能であるが、再スキャンが必
要であるという点から、優先順位は２番目となる。一
方、メモリからメモリへのデータ転送は、転送によりデ
ータ落ちが生じた場合であってもその修復が容易である
点から、優先順位は最下位となる。

【００４７】そして、データ転送において上記のような
優先順位に設定されていることにより、例えばスキャナ
からメモリへのデータ転送要求とプリンタからメモリへ
のデータ転送要求が競合した場合でも、プリントアウト
される画像における画像の欠けを防止することができ
る。

【００４８】

【発明の実施の形態】

〔発明の実施の形態１〕本発明の実施の一形態を図１お
よび図２に基づいて以下に説明する。図２に示すよう
に、本発明の実施の形態において、ＤＭＡコントローラ
１０はデジタル複写機に備えられている。このデジタル
複写機の構成は、前記図９に示したデジタル複写機と同
様の構成である。従って、ＣＣＤ１、アナログ信号処理
部２、デジタル多値画像処理部３、多値２値変換部４、
２値多値変換部５、ＣＰＵ６、メモリ７、レーザ制御部
８およびレーザスキャンユニット９は、前記ＣＣＤ２０
１、アナログ信号処理部２０２、デジタル多値画像処理
部２０３、多値２値変換部２０４、２値多値変換部２０
５、ＣＰＵ２０６、メモリ２０７、レーザ制御部２０８
およびレーザスキャンユニット２０９にそれぞれ対応す
るものであり、これらについての詳細な説明は省略す
る。

【００４９】ＤＭＡコントローラ１０は図１に示す構成
となっている。同図において、ＤＭＡコントローラ１０
は、チャンネルＣＨ０・ＣＨ１にそれぞれ対応して設け
られたデータ転送要求信号入力端子２１・２３、および
チャンネルＣＨ０・ＣＨ１にそれぞれ対応して設けられ
たデータ転送応答信号出力端子２２・２４を有してい
る。転送されるデータはデータ転送応答信号（ＡＣＫ０
・ＡＣＫ１）に同期して入出力される。さらに、ＤＭＡ
コントローラ１０は、チャンネルＣＨ２・ＣＨ３にそれ
ぞれ対応して設けられたデータ転送要求信号入力端子２
５・２７、チャンネルＣＨ２・ＣＨ３にそれぞれ対応し
て設けられたデータ転送応答信号出力端子２６・２８、
およびアドレス出力端子２９を有している。

【００５０】同図において、チャンネルＣＨ０は、Ｉ／
Ｏデバイスとしての多値２値変換部４の出力部、即ち出
力画像バッファに接続されている。チャンネルＣＨ１
は、Ｉ／Ｏデバイスとしての２値多値変換部５の入力
部、即ち入力画像バッファに接続されている。また、チ
ャンネルＣＨ２、チャンネルＣＨ３およびアドレス出力
端子２９は、ＤＲＡＭコントローラ１１に接続されてい
る。ＤＲＡＭコントローラ１１は、前記ＣＰＵ６内ある
いはＤＭＡコントローラ１０内に設けられていればよ
く、さらには独立して設けられていてもよいので、図２
には図示していない。

【００５１】尚、ＤＲＡＭコントローラ１１とＤＭＡコ
ントローラ１０とが１チップに形成されている場合に
は、上記の端子２５〜２９は実際上、設けられない。

【００５２】さらに、ＤＭＡコントローラ１０は、セレ
クタ・調停回路５０、セレクタ３７・４７、カウンタ３
８・４８、加算・減算器３９・４９、レジスタ３１〜３
６、およびレジスタ４１〜４４を備えている。

【００５３】レジスタ３１・３３は第１および第２レジ
スタを構成し、レジスタ３２・３４は第３レジスタを構
成し、レジスタ４１は第１レジスタ、レジスタ４２は第
３レジスタ、レジスタ４３は第２レジスタをそれぞれ構
成している。レジスタ３５・３６は、それぞれ、第４レ
ジスタ、第５レジスタ、第６レジスタ、記憶手段を構成
している。また、カウンタ３８と加算・減算器３９、お
よびカウンタ４８と加算・減算器４９により、それぞ
れ、演算手段を構成している。

【００５４】レジスタ３１・３３は、それぞれＣＨ０・
１のスタートアドレスレジスタであり、それぞれＣＨ０
・１の転送先または転送元メモリのスタートアドレスを
格納する。上記転送先または転送元メモリとは、メモリ
７またはＩ／Ｏデバイスのバッファである。レジスタ３
２・３４は、それぞれＣＨ０・１のワードカウンタレジ
スタであり、それぞれＣＨ０・１での転送されるデータ
のワード数を格納する。レジスタ３５・３６は、それぞ
れＣＨ０・１の制御レジスタであり、データの転送先が
Ｉ／Ｏデバイスであるかメモリであるか、データの転送
元がＩ／Ｏデバイスであるかメモリであるか、バースト
数は何回であるかといった情報、およびデータ転送の優
先度を示す情報を格納する。

【００５５】レジスタ４１・４２は、それぞれＣＨ２・
３のスタートアドレスレジスタであり、それぞれＣＨ２
・３のメモリのスタートアドレスを格納する。レジスタ
４３は、ＣＨ２・３のワードカウンタレジスタであり、
ＣＨ２・３のデータ転送ワード数を格納する。レジスタ
４４は、ＣＨ２・３の制御レジスタであり、メモリのア
クセスのモード、メモリの種類およびメモリのＷＡＩＴ
数等の情報を格納する。上記レジスタ３１〜３６および
レジスタ４１〜４４に対する初期設定、即ちレジスタ３
１・３３・４１・４３におけるスタートアドレス、レジ
スタ３２・３４・４３における転送ワード数、および制
御レジスタ３５・３６・４４における各種設定はＣＰＵ
６により行われる。

【００５６】セレクタ・調停回路５０は、データ転送要
求信号入力端子２１・２３・２５・２８へのデータ転送
要求信号の入力等に応じて、使用するチャンネルを選択
するものである。また、セレクタ・調停回路５０は、複
数のデータ転送要求信号が同時に入力された時に、予め
設定されている優先順位に基づいて、取り込むべきデー
タ転送要求信号の選択を行う。さらに、セレクタ・調停
回路５０は、優先順位の低いデータ転送を行っていると
きに、優先順位の高いデータ転送要求信号が入力された
とき、上記優先順位に従ってデータ転送を行うための調
停を行う。尚、この調停機能は、本発明の実施の形態１
および後述の発明の実施の形態２・３の説明において特
に使用しない。

【００５７】セレクタ３７・４７は、セレクタ・調停回
路５０の指令に基づいて、使用するレジスタの選択動作
を行うものである。カウンタ３８・４８は、後述のよう
に、アドレスおよびバースト数の計数を行うものであ
る。加算・減算器３９・４９は、アドレスを演算を行う
ものである。

【００５８】上記のレジスタ３１〜３４およびレジスタ
４１〜４４の機能および格納するデータ内容をまとめて
示すと表１のようになる。

【００５９】

【表１】

【００６０】尚、本実施の形態において、レジスタ３
５、即ちＣＨ０の制御レジスタは、転送先をメモリ７に
設定し、転送元をＩ／Ｏデバイスに設定する。また、レ
ジスタ３６、即ちＣＨ１の制御レジスタは、転送元をメ
モリ７に設定し、転送先をＩ／Ｏデバイスに設定する。

【００６１】上記の構成において、本ＤＭＡコントロー
ラ１０では、例えば、ＣＨ０とＣＨ２とを使用した多値
２値変換部４（Ｉ／Ｏデバイス）からメモリ７へのＤＭ
Ａによるデータ転送と、ＣＨ３とＣＨ１とを使用したメ
モリ７から２値多値変換部５（Ｉ／Ｏデバイス）へのＤ
ＭＡによるデータ転送と、ＣＨ２とＣＨ３とを使用した
メモリ７とメモリ７との間のＤＭＡによるデータ転送と
が可能である。

【００６２】従って、本ＤＭＡコントローラ１０では、
Ｉ／Ｏデバイスとメモリ７との間のデータ転送が、例え
ば、ＣＨ０とＣＨ２とを使用した１チャンネルとＣＨ３
とＣＨ１とを使用した１チャンネルとの合計２チャンネ
ル可能である。さらに、メモリ７とメモリ７との間のデ
ータ転送が、ＣＨ２とＣＨ３とを使用した１チャンネル
可能である。Ｉ／Ｏデバイスとメモリ７との間のデータ
転送とメモリ７とメモリ７との間のデータ転送の場合、
ＣＨ２およびＣＨ３を共用している。

【００６３】尚、上記メモリ７とメモリ７との間のデー
タ転送とは、例えばメモリ７内において所定のデータの
アドレスを変更するような動作である。

【００６４】先ず、多値２値変換部４からメモリ７への
データ転送について説明する。図２に示すデジタル複写
機の例えばスキャナ（図示せず）にて読み取られた画像
データは、多値２値変換部４により２値画像データに変
換され、多値２値変換部４が内部に備える出力画像バッ
ファにストアされる。このバッファが満杯になると、多
値２値変換部４はＤＭＡコントローラ１０に対してデー
タ転送要求信号（ＲＥＱ０）を出力する。これに応じ
て、ＤＭＡコントローラ１０は、上記バッファの２値画
像データをメモリ７に転送する。

【００６５】この動作を図１によりさらに詳細に説明す
る。チャンネルＣＨ０のデータ転送要求信号入力端子２
１に多値２値変換部４から出力されたデータ転送要求信
号（ＲＥＱ０）が入力されると、この信号はＤＭＡコン
トローラ１０のセレクタ・調停回路５０に入力される。
セレクタ・調停回路５０は、レジスタ３５が格納する情
報に基づいて、多値２値変換部４におけるデータ転送の
優先度を確認する。

【００６６】このとき、多値２値変換部４からメモリ７
へのデータ転送よりも優先度の高いデータ転送要求が入
力されていなければ、セレクタ・調停回路５０は、レジ
スタ３１が格納している転送元のスタートアドレスの値
をセレクタ３７を通じてカウンタ３８にロードさせる。

【００６７】次に、レジスタ３５に予め設定されてい
る、１回の転送要求に対する転送ワード数、即ちバース
ト数だけ、カウンタ３８がアドレスをカウントする。本
ＤＭＡコントローラ１０では上記バースト数を８として
いる。従って、カウンタ３８はアドレスを８回カウント
する。この結果得られたアドレスは、ＤＲＡＭコントロ
ーラ１１へ転送され、ＤＲＡＭコントローラ１１からそ
の制御信号と同期して、メモリ７へ出力される。

【００６８】また、ＤＲＡＭコントローラ１１からの上
記制御信号の出力と同期して、ＤＭＡコントローラ１０
からは、データ転送応答信号出力端子２２を通じてデー
タ転送応答信号（ＡＣＫ０）が多値２値変換部４へ出力
される。これにより、多値２値変換部４は、上記データ
転送応答信号（ＡＣＫ０）に同期して、前記バッファに
保持しているデータを出力する。このデータは、ＤＲＡ
Ｍコントローラ１１からの出力（＊ＲＡＳ、＊ＣＡＳ、
＊ＷＥ、ロー／カラムアドレス）によって、メモリ７に
書き込まれる。

【００６９】この書き込みが終了すると、加算・減算器
３９において、レジスタ３３に格納されていた転送先の
スタートアドレスの値にバースト数の８が加算される。
この動作の際には、セレクタ・調停回路５０から、セレ
クタ３７へはレジスタ３３を選択する信号が出力され、
加算・減算器３９へは加算処理を選択する信号が出力さ
れる。これにより、カウンタ３８のカウンタ値である８
とレジスタ３３に格納していた値とが加算され、その
値、即ち元の値より８多い値がレジスタ３３に新たに格
納される。同様にしてレジスタ３１の値も更新される。
さらに、同様にして、レジスタ３２に格納されていた、
転送されるワード数も８だけ減算され、その値がレジス
タ３２に新たに格納される。

【００７０】次に、メモリ７から２値多値変換部５への
データ転送について説明する。２値多値変換部５は、図
２に示すメモリ７が保持する２値画像データを多値画像
データに変換してレーザスキャンユニット９に送るため
のＩ／Ｏデバイスである。２値多値変換部５では、２値
の画像データを入力し、レーザ制御部８への転送クロッ
クと同期させて、２値のデータを多値に変換して出力す
る。２値多値変換部５は、メモリ７から転送されたデー
タを格納する入力バッファを内蔵しており、この入力バ
ッファ内のデータを多値に変換して出力する。

【００７１】２値多値変換部５は、上記入力バッファ内
のデータが空になると、チャネンルＣＨ１のデータ転送
要求信号入力端子２３にデータ転送要求信号（ＲＱＥ
１）を出力する。例えば、レーザのビデオレートが１画
素２０ｎｓであり、上記入力バッファの容量が１ワード
１６ビットで８ワード分あるとすれば、２．５６マイク
ロ秒毎にデータ転送要求信号（ＲＱＥ１）を出力する。

【００７２】データ転送要求信号（ＲＱＥ１）が入力さ
れることにより、ＤＭＡコントローラ１０では、レジス
タ３３がセレクタ３７にて選択される。従って、レジス
タ３３に設定されているデータとタカンタ３８のカウン
ト値とが加算・減算器３９にて加算され、この結果のデ
ータ、即ちアドレスがＤＲＡＭコントローラ１１に転送
される。

【００７３】ＤＲＡＭコントローラ１１は、制御信号
（＊ＲＡＳ、＊ＣＡＳ等）と同期させて、上記アドレス
をメモリ７へ出力する。これにより、メモリ７からは２
値の画像データが出力され、そのデータは同期信号に同
期して２値多値変換部５へ入力される。このようにして
２値多値変換部５へ１ワード分のデータが入力される
と、カウンタ３８はインクリメントされる。

【００７４】その後、同様にして、カウンタ３８の値と
レジスタ３３に設定されているデータとが加算・減算器
３９にて加算され、ＤＲＡＭコントローラ１１に転送さ
れる。ＤＲＡＭコントローラ１１は制御信号（＊ＲＡ
Ｓ、＊ＣＡＳ等）と同期させてアドレスをメモリ７へ出
力する。これにより、メモリ７からは２値の画像データ
が出力され、そのデータは同期信号に同期して２値多値
変換部５へ入力される。

【００７５】上記の動作は、レジスタ３５に設定されて
いるバースト数だけ繰り返される。バースト数は、２値
多値変換部５の入力バッファの段数分だけ設定される。
本ＤＭＡコントローラ１０では、２値多値変換部５の入
力バッファを８ワード分としているので、１回のデータ
転送要求信号（ＲＱＥ１）に対するバースト数は８回で
ある。また、最後のバースト数（本例では８）が加算さ
れた値は、レジスタ３３に書き込まれる。このことによ
り、次のデータ転送要求信号（ＲＱＥ１）が入力されて
も、メモリアドレスは連続することになる。

【００７６】２値多値変換部５の入力バッファに転送さ
れた画像データは、多値画像データに変換され、レーザ
スキャンユニット９に転送される。２値多値変換部５の
入力バッファが空になると、上記の動作が繰り返され
る。この繰り返しは、予めＣＰＵ６によりレジスタ３４
に書き込まれたデータ転送ワード数の値が０になるまで
行われる。レジスタ３４の減算は上記バースト数だけ行
われ、この減算にも、加算・減算器３９が使用される。

【００７７】次に、メモリ７からメモリ７へのデータ転
送について説明する。この転送動作は、例えば、画像の
回転、縮小、拡大および鏡像処理（左右反転）等の編集
処理の際に使用される。

【００７８】この動作の際には、予めＣＰＵ６によりレ
ジスタ４１に格納されていた転送元メモリ、即ちメモリ
７のスタートアドレスが、セレクタ４７にて選択され
る。選択されたスタートアドレスは、カウンタ４８の値
と加算・減算器４９にて加算される。この加算結果、即
ちアドレスはＤＲＡＭコントローラ１１へ入力され、Ｄ
ＲＡＭコントローラ１１は、メモリ７における上記アド
レスのデータを読み取る。

【００７９】次に、予めＣＰＵ６によりレジスタ４２に
格納されていた転送先メモリ、即ちメモリ７のスタート
アドレスが、セレクタ４７にて選択される。選択された
スタートアドレスは、カウンタ４８の値と加算・減算器
４９にて加算される。この加算結果、即ちアドレスはＤ
ＲＡＭコントローラ１１へ入力される。ＤＲＡＭコント
ローラ１１は、メモリ７おける上記アドレスに先に読み
取られた上記データを書き込む。

【００８０】その後、カウンタ４８の値がインクリメン
トされ、以上の動作が繰り返される。この繰り返しは、
カウンタ４８の値がレジスタ４３に格納されているデー
タ転送ワード数と同じになるまで繰り返される。

【００８１】上記のようなメモリ７からメモリ７へのデ
ータ転送は、前述のように画像データの編集の際に行わ
れる。そしてこの編集、即ちメモリ７からメモリ７への
データ転送は、画像データの入力、即ちメモリ７から多
値２値変換部４へのデータ転送を終えてから行われる。
また、画像データの出力、即ちメモリ７から２値多値変
換部５へのデータ転送は、上記編集終了後に行われる。
従って、図１に示した２個のカウンタ３８・４８は上記
３種類のデータ転送に使用されるものの、これらデータ
転送は各々独立して行われる。従って、各データ転送に
おいて上記カウンタ３８・４８のパフォーマンスの低下
は生じない。

【００８２】上記のように、本ＤＭＡコントローラ１０
では、Ｉ／Ｏデバイスとメモリ７との間でのデータ転送
に、チャンネルＣＨ０・ＣＨ２またはチャンネルＣＨ１
・ＣＨ２の２チャンネルを使用する。また、メモリ７と
メモリ７の間のデータ転送でに、チャンネルＣＨ２・Ｃ
Ｈ３を使用する。

【００８３】また、チャンネルＣＨ０では、必ず、Ｉ／
Ｏデバイスに対してはデータの読み取りとなり、メモリ
７に対してはデータの書き込みとなる。一方、チャンネ
ルＣＨ１では、必ず、Ｉ／Ｏデバイスに対しては書き込
みとなり、メモリ７に対しては読み取りとなる。従っ
て、チャンネルＣＨ０とチャンネルＣＨ１とではデータ
転送の方向が逆になっている。

【００８４】このように、図１に示したＤＭＡコントロ
ーラ１０においてデータ転送の向きを固定にすれば、処
理を単純化し、転送速度を高速化することができる。さ
らに、レジスタの設定によるオーバーヘッドを減らすこ
とが可能となり、回路規模の小型化が可能となる。この
場合の各レジスタの例を表２に示す。

【００８５】

【表２】

【００８６】このＤＭＡコントローラ１０の構成では、
上記の表２から分かるように、レジスタ３５（ＣＨ０の
制御レジスタ）およびレジスタ３６（ＣＨ１の制御レジ
スタ）に要求される情報が少なくなり、構成が簡略化さ
れている。

【００８７】尚、本実施の形態においては、デジタル複
写機を例に採って説明したが、ファクシミリやマルチフ
ァンクション装置のように、画像読み取り系と画像書き
込み系とが別れている装置は、データの向きが固定であ
るため、上記ＤＭＡコントローラが好適となる。

【００８８】〔発明の実施の形態２〕本発明の実施の他
の形態を図３に基づいて以下に説明する。図３に示すよ
うに、本ＤＭＡコントローラ６０は、図１に示したＤＭ
Ａコントローラ１０におけるチャンネルＣＨ０のレジス
タ３１・３３とチャンネルＣＨ２のレジスタ４１・４３
とをレジスタ６１・６３が兼ね、チャンネルＣＨ１のレ
ジスタ３２・３４とチャンネルＣＨ３のレジスタ４２・
４４とをレジスタ６２・６４が兼ねたものとなってい
る。即ち、レジスタ６１はチャンネルＣＨ０の転送先メ
モリのスタートアドレス格納用であり、レジスタ６３は
チャンネルＣＨｌの転送元メモリのスタートアドレス格
納用であり、レジスタ６２はチャンネルＣＨ０のデータ
転送ワード数の格納用であり、レジスタ６４はチャンネ
ルＣＨ１のデータ転送ワード数の格納用である。

【００８９】さらに、ＤＭＡコントローラ６０は、レジ
スタ３５に代わるレジスタ６５、レジスタ３６に代わる
レジスタ６６、セレクタ３７・４７に代わるセレクタ６
７、カウンタ３８・４８に代わるカウンタ６８、および
加算・減算器３９・４９に代わる加算・減算器６９を備
えている。

【００９０】これにより、ＤＭＡコントローラ６０で
は、回路構成をさらに簡略化し、さらにコストダウンを
図っている。本ＤＭＡコントローラ６０においても、上
記のような少ないレジスタ数でＩ／Ｏデバイスとメモリ
７との間のデータ転送だけでなく、前記メモリ７とメモ
リ７との間のデータ転送も可能である。上記の各レジス
タの機能および格納するデータ内容をまとめて表３に示
す。

【００９１】

【表３】

【００９２】本ＤＭＡコントローラ６０において、Ｉ／
Ｏデバイスからメモリ７への転送の場合、前述の場合と
同様、カウンタ６８へのアドレス値のロードはレジスタ
６１とレジスタ６３とについて行う。

【００９３】一方、メモリ７からメモリ７へのデータ転
送は、ＣＰＵ６がレジスタ６１とレジスタ６３に、転送
先のアドレスと転送元のアドレスを書き込むことにより
可能となる。この場合、ＣＰＵ６は、レジスタ６５・６
６をメモリ７からメモリ７へのデータ転送に設定してか
ら、レジスタ６１に転送先メモリのスタートアドレスを
設定し、レジスタ６３に転送元メモリのスタートアドレ
スを設定し、レジスタ６２にデータ転送ワード数を設定
する。その他の動作は、前記発明の実施の形態１におい
て説明した動作と同様である。

【００９４】メモリ７からメモリ７へのデータ転送にお
いては、カウンタ６８をデクリメントすることにより、
画像データを鏡像（左右反転の像）に変換することがで
きる。また、カウントする値を変えることにより、画像
データについて解像度変換を容易に行うことができる。

【００９５】〔発明の実施の形態３〕本発明の実施のさ
らに他の形態を図４に基づいて以下に説明する。図４に
示すように、本ＤＭＡコントローラ７０は、図３に示し
たＤＭＡコントローラ６０に対して、Ｉ／Ｏデバイスと
メモリ７とのデータ転送用とメモリ７からメモリ７への
データ転送用のカウンタ６８および加算・減算器６９
は、同様に、各データ転送において共通のものとなって
いる。しかしながら、レジスタはそれぞれのデータ転送
用として並列に備えている。

【００９６】即ち、レジスタ７１はＣＨ０の転送先メモ
リのスタートアドレス格納用であり、レジスタ７３はＣ
Ｈ１の転送元メモリのスタートアドレス格納用であり、
レジスタ７２はＣＨ０のデータ転送ワード数の格納用で
あり、レジスタ７４はＣＨ１のデータ転送ワード数の格
納用である。また、レジスタ７５はＣＨ０の制御レジス
タであり、レジスタ７６はＣＨ１の制御レジスタであ
る。また、レジスタ７７はメモリ７からメモリ７へのデ
ータ転送を行うときの転送先メモリのスタートアドレス
格納用であり、レジスタ７８はメモリ７からメモリ７へ
のデータ転送を行うときの転送元メモリのスタートアド
レス格納用であり、レジスタ７９はメモリ７からメモリ
７へのデータ転送を行うときのデータ転送ワード数の格
納用である。

【００９７】上記レジスタ７１・７７はそれぞれ第１レ
ジスタを構成し、レジスタ７３・７８はそれぞれ第２レ
ジスタを構成し、レジスタ７２・７４・７９はそれぞれ
第３レジスタを構成し、７５・７６は、それぞれ第４レ
ジスタ、第５レジスタ、第６レジスタおよび記憶手段を
構成している。これら各レジスタの機能および格納する
データ内容をまとめて表４に示す。

【００９８】

【表４】

【００９９】上記ＤＭＡコントローラ７０の動作は、前
記各ＤＭＡコントローラの動作で明らかであるので、こ
こでは省略する。

【０１００】上記のようなＤＭＡコントローラ７０で
は、前記図１に示した構成で表２に示した各レジスタを
有するＤＭＡコントローラ１０と同様、簡単かつ低コス
トの構成にて多チャンネル化が可能となっている。

【０１０１】また、図３に示したＤＭＡコントローラ６
０と比較して、レジスタ７７〜７９を有する分、構成が
大型化しているものの、ＣＰＵ６によるデータ転送モー
ドに応じたレジスタでの設定変更が少なくてよく、オー
バーヘッドタイムを短縮することができる。

【０１０２】〔発明の実施の形態４〕本発明の実施のさ
らに他の形態を図２、図４および図５に基づいて以下に
説明する。本発明の実施の形態においては、図４に示す
ＤＭＡコントローラ７０のセレクタ・調停回路５０が調
停動作を行うものとなっている。

【０１０３】デジタル複写機においては、図５に示すよ
うに、ＤＭＡコントローラ７０による動作Ａ・Ｂ・Ｃ、
並びにＤＭＡコントローラ７０によらない動作Ｄが行わ
れる。動作Ａは、メモリ７からメモリ７へのＤＭＡ転送
である。動作Ｂは、Ｉ／ＯデバイスからメモリへのＤＭ
Ａ転送である。動作Ｃは、メモリからＩ／Ｏデバイスへ
のＤＭＡ転送である。動作Ｄは、ＤＭＡ転送モード以外
のモードでの動作である。これら動作Ａ〜Ｄ間において
は、これら動作Ａ〜Ｄについての要求の発生と、その優
先順位に応じて、同図に矢印で示す各動作の遷移１〜１
２が生じる。

【０１０４】ここでは、デジタル複写機において、動作
Ｄが行われた状態において、動作Ａの要求が発生し、さ
らに動作Ｂの要求が発生した場合について説明する。こ
の場合の優先順位は、順位の高い方から動作Ｃ、動作
Ｂ、動作Ａ、動作Ｄの順となっている。

【０１０５】上記動作Ａは、例えばメモリ７に記憶され
ている画像データに対して編集を行うための、メモリ７
からメモリ７への画像データの転送動作である。また、
動作Ｂは、スキャナ部にて読み取られ、多値２値変換部
４にて処理された画像データについての、多値２値変換
部４の出力画像バッファからメモリ７への画像データの
転送動作である。また、動作Ｃは、プリンタ部にて画像
データの印字を行う場合での、メモリ７から２値多値変
換部５へ画像データの転送動作である。上記の動作Ａ〜
Ｃの優先順位は次の理由により決定されている。

【０１０６】メモリ７からプリンタ部へのデータ転送
は、データ転送の中断時間が長くなると、プリント画像
に空白、即ちデータ落ちが生じてしまうことになり、最
優先されるべきものである。スキャナ部からメモリ７へ
のデータ転送は、データ落ちが生じた場合、これを原稿
画像の再スキャンにより修復可能であるが、再スキャン
が必要であるという点から、優先順位は２番目となる。
一方、メモリ７からメモリ７へのデータ転送は、転送に
よりデータ落ちが生じた場合であってもその修復が容易
である点から、優先順位は最下位となる。

【０１０７】そして、データ転送において上記のような
優先順位に設定されていることにより、例えばスキャナ
部からメモリ７へのデータ転送要求とプリンタ部からメ
モリ７へのデータ転送要求が競合した場合でも、プリン
トアウトされる画像における画像の欠けを防止すること
ができる。

【０１０８】次に具体的な調停処理について説明する。
上記動作Ｄを行っている状態において、デジタル複写機
に画像データの編集指令が入力されると、動作Ｄから動
作Ａへの遷移が生じる。これに際して、ＣＰＵ６は、メ
モリ７からメモリ７へ画像データを転送するために、Ｄ
ＭＡコントローラ１０のレジスタ７７に転送先メモリの
スタートアドレスを格納する。さらにＣＰＵ６は、レジ
スタ７８に転送元メモリ７のスタートアドレスを格納
し、レジスタ７９にデータ転送ワード数を格納する。そ
の後、ＤＭＡコントローラ７０が起動すると、図５の遷
移３が生じ、バスはＣＰＵ６から切り離され、メモリ７
からメモリ７へのＤＭＡ転送が行われる。

【０１０９】この時、上記のように、スキャナ部からの
画像データ入力も並列して行われており、多値２値変換
部４は画像データにて出力画像バッファが満杯になる
と、データ転送要求信号をＤＭＡコントローラ７０に対
して出力する。この信号がデータ転送要求信号入力端子
２１に入力されると、ＤＭＡコントローラ７０では、遷
移２が生じ、動作Ａから動作Ｂに切り換わる。

【０１１０】遷移２の途中においては、カウンタ６８の
値が、レジスタ７７の値とレジスタ７８の値とに加算さ
れるように、セレクタ・調停回路５０からセレクタ６７
に選択信号が出力される。これにより、加算・減算器６
９は、カウンタ６８の値とレジスタ７７の値とを加算す
る。加算された値は、レジスタ７７に書き込まれる。ま
た、加算・減算器６９は、カウンタ６８の値とレジスタ
７８の値とを加算する。加算された値は、同様に、レジ
スタ７８に書き込まれる。

【０１１１】次に、レジスタ７９の値からカウンタ６８
の値が減算されるように、セレクタ・調停回路５０から
セレクタ６７と加算・減算器６９に選択信号が出力され
る。これにより、上記の減算が行われ、その結果はレジ
スタ７９に書き込まれる。

【０１１２】その後、動作Ｂ、即ち多値２値変換部４か
らメモリ７ヘのデータ転送が開始される。この際には、
レジスタ７１の値がカウンタ６８にロードされるよう
に、セレクタ・調停回路５０は、セレクタ６７に選択信
号を出力する。カウンタ６８はレジスタ７５に設定され
ているバースト数の分だけインクリメントされる。カウ
ンタ６８の値はＤＲＡＭコントローラ１１に送られ、＊
ＲＡＳ、＊ＣＡＳなどの制御信号とともに、メモリ７に
列アドレスおよび行アドレスとして出力される。

【０１１３】また、データ転送応答信号出力端子２２か
ら多値２値変換部４へデータ転送応答信号（ＡＣＫ０）
が出力され、これにより、多値２値変換部４は、データ
を出力する。このデータは、前述の列アドレスおよび行
アドレスや＊ＲＡＳ、＊ＣＡＳなどの制御信号ととも
に、メモリ７に送られ、メモリ７に書き込まれる。

【０１１４】上記バースト数分のデータ転送が終了すれ
ば、即ち動作Ｂが終了すれば、図５の遷移１が生じ、中
断されていた動作Ａが再開される。この際、カウンタ６
８の値は、インクリメントされ、レジスタ７９の値と同
じ大きさになるまで加算される。カウンタ６８の値とレ
ジスタ７７の値を加算したものが、転送先のアドレスと
され、カウンタ６８の値とレジスタ７８の値を加算した
ものが、転送元のアドレスとされ、これらアドレスがＤ
ＲＡＭコントローラ１１に書き込まれる。ＤＲＡＭコン
トローラ１１は制御信号とアドレスを出力し、各メモリ
に対する読み書きをカウンタ６８の値がレジスタ７９の
値と同じになるまで繰り返す。

【０１１５】上記のように、本ＤＭＡコントローラ７０
では、複数のデータ転送要求が発生した場合に、予めそ
の設定された優先順位に従って上記データ転送を処理す
るようになっている。この場合、データ転送動作中にこ
のデータ転送よりも優先順位が上位のデータ転送要求が
発生すると、現在行っているデータ転送動作を一旦中断
して上位のデータ転送動作を先ず処理し、その後、中断
していたデータ転送動作を再開するようになっている。
従って、複数のデータ転送動作を簡単な構成により適切
に処理可能となっている。

【０１１６】即ち、従来のＤＭＡコントローラでは、優
先的に処理すべきデータ転送要求が発生した場合であっ
ても、先ず現在処理中のデータ転送が終了するまでは新
たなデータ転送要求に対応することができなかった。そ
こで、従来のＤＭＡコントローラでは、上記の例のよう
な場合、スキャナ部からメモリ７への画像データの転送
用とメモリ７からメモリ７へのデータ転送用とのＤＭＡ
コントローラを別々に設けることが多かった。この場合
には、ＤＭＡコントローラの構成が大型化し、コストア
ップとなる。しかしながら、本ＤＭＡコントローラ７０
ではこのような問題を解決することができる。

【０１１７】〔発明の実施の形態５〕本発明の実施のさ
らに他の形態を図２、図５および図６に基づいて以下に
説明する。図６に示すように、本ＤＭＡコントローラ８
０は、ＤＭＡコントロール部８１、第１リフィルサイズ
設定レジスタ８２、第２リフィルサイズ設定レジスタ８
３、およびセレクタ８４を備えたデータ転送装置となっ
ている。このセレクタ８４はキャッシュコントローラ８
５と接続されている。

【０１１８】ＤＭＡコントロール部８１は、例えば前述
のＤＭＡコントローラ１０・６０・７０の何れかあるい
は他のＤＭＡコントローラに相当するものである。第１
リフィルサイズ設定レジスタ８２は、リフィルサイズを
通常のリフィルサイズに設定するための情報を格納して
いる。第２リフィルサイズ設定レジスタ８３は、リフィ
ルサイズを第１リフィルサイズ設定レジスタ８２が格納
する情報にて設定されるリフィルサイズよりも小さいサ
イズに設定するための情報を格納している。この場合の
設定サイズは、ＤＭＡ待ちの場合に使用されるものであ
る。セレクタ８４は、第１または第２リフィルサイズ設
定レジスタ８２・８３の何れかの値を選択してキャッシ
ュコントローラ８５に送るものである。

【０１１９】本ＤＭＡコントローラ８０では、上記第１
および第２リフィルサイズ設定レジスタ８２・８３並び
にセレクタ８４によりリフィルサイズ制御手段が構成さ
れている。

【０１２０】上記の構成において、セレクタ８４はＤＭ
Ａコントロール部８１からＤＭＡ待ち状態を表す信号が
入力されている場合、第２リフィルサイズ設定レジスタ
８３の値をキャッシュコントローラ８５に出力する一
方、それ以外の場合、第１リフィルサイズ設定レジスタ
８２の値をキャッシュコントローラ８５に出力する。

【０１２１】このような構成により、ＤＭＡコントロー
ラ８０は回路規模を大型化する事態、およびＣＰＵ６の
パフォーマンスが低下する事態を防止することができ
る。これは以下の理由による。

【０１２２】ＣＰＵ６の中でＲＩＳＣ (Reduced Instru
ction Set Computer) プロセッサは、簡単な命令を高速
でパイプライン処理することにより高速化を図ってい
る。ＲＩＳＣプロセッサは、命令の実行のサイクルタイ
ムがメモリのアクセスタイムより高速なため、データキ
ャッシュと命令キャッシュを持っていて、外部メモリの
データと命令をキャッシュの中にロードする。キャッシ
ュとは、ＣＰＵに内蔵され、ＣＰＵから高速アクセスが
可能な特殊メモリである。

【０１２３】ＣＰＵ６はキャッシュの中のデータや命令
を実行するものの、実行したい命令やデータがキャッシ
ュの中にないことがある。これをミスヒットという。そ
の場合、必要なデータや命令が格納されているメモリ７
のアドレスの周辺のデータや命令をキャッシュの中にロ
ードする。これが、リフィルとよばれる動作である。必
要なデータや命令は近くのアドレスにあることが多いた
め、リフィルされるサイズが大きければ大きいほど、ミ
スヒットされる確率が小さくなり、ＣＰＵ６のパフォー
マンスは上昇する。

【０１２４】しかしながら、リフィルの最中にデータ転
送要求が生じた場合、リフィルが終了するまでそのデー
タ転送動作に遷移することはできない。例えば、２値多
値変換部５からデータ転送要求が出力された場合、この
要求を優先すれば図５に示す遷移８を起こさなければな
らないものの、この遷移８は、リフィルが終了するまで
待たなければならない。

【０１２５】２値多値変換部５がメモリ７に対してデー
タ転送を要求するのは、データをプリントアウトするた
めである。また、レーザプリンタなどのページプリンタ
の場合、データを連続して送らなければ、データ落ちが
発生することになる。このような事態は絶対さけなけれ
ばならない。

【０１２６】このため、従来のＤＭＡコントローラを使
用するシステムでは、リフィルが終了してから上記遷移
８を行った場合であってもデータ落ちが生じないよう
に、２値多値変換部５などのＩ／Ｏデバイスの入力画像
バッファのサイズを大きくするか、単にリフィルのサイ
ズを小さくしていた。しかしながら、入力画像バッファ
のサイズを大きくすれば回路規模が大きくなる。一方、
リフィルサイズを小さくすれば、ＣＰＵ６のパフォーマ
ンスが低下することになる。

【０１２７】そこで、本ＤＭＡコントローラ８０では、
上記のように、ＤＭＡコントロール部８１によるデータ
転送動作を待っている状態、即ちＤＭＡ待ち状態におい
ては、リフィルサイズを小さくしている。即ち、リフィ
ルサイズを小さくすれば、リフィルに伴う処理が迅速に
終了し、２値多値変換部５の入力画像バッファを大型化
することなく、転送データの上記データ落ちを防止する
ことができる。また、ＤＭＡ待ち以外のときには、リフ
ィルサイズを通常サイズとすることにより、ＣＰＵ６の
パフォーマンスの低下を防止することができる。また、
リフィルとデータ転送とが競合したとき調停を良好に行
うことができる。

【０１２８】〔発明の実施の形態６〕本発明の実施のさ
らに他の形態を図７に基づいて以下に説明する。図７に
示すように、本ＤＭＡコントローラ９０は、第１ないし
第４リフィルサイズ設定レジスタ９１〜９４を備えると
ともに、前記ＤＭＡコントローラ８０と同様のＤＭＡコ
ントロール部８１およびセレクタ８４を備えている。本
ＤＭＡコントローラ９０では、第１ないし第４リフィル
サイズ設定レジスタ９１〜９４およびセレクタ８４によ
りリフィルサイズ制御手段が構成されている。

【０１２９】第１リフィルサイズ設定レジスタ９１は、
前記第１リフィルサイズ設定レジスタ８２と同様、リフ
ィルサイズを通常のリフィルサイズに設定するための情
報を格納している。一方、第２ないし第４リフィルサイ
ズ設定レジスタ９２〜９４は、リフィルサイズを第１リ
フィルサイズ設定レジスタ９１が格納する情報にて設定
されるリフィルサイズよりも小さいサイズに設定するた
めの情報を格納している。これら第２ないし第４リフィ
ルサイズ設定レジスタ９２〜９４は、ＤＭＡ待ちの場合
に使用されるものである。従って、本ＤＭＡコントロー
ラ９０においても、前記ＤＭＡコントローラ８０と同
様、回路規模の大型化とＣＰＵ６のパフォーマンスの低
下とを防止することができる。

【０１３０】また、第２リフィルサイズ設定レジスタ９
２は、メモリからＩ／ＯデバイスへのＤＭＡ待ちの場合
に使用され、第３リフィルサイズ設定レジスタ９３は、
Ｉ／ＯデバイスからメモリへのＤＭＡ待ちの場合に使用
され、第４リフィルサイズ設定レジスタ９４はメモリ７
からメモリ７へのＤＭＡ待ちの場合に使用されものであ
る。

【０１３１】セレクタ８４は、ＤＭＡ待ち以外の場合に
は、第１リフィルサイズ設定レジスタ９１を選択する一
方、ＤＭＡ待ちの場合には、どの方向へのＤＭＡの待ち
であるかに応じて、第２ないし第４リフィルサイズ設定
レジスタ９２〜９４を選択する。即ち、セレクタ８４
は、メモリからＩ／ＯデバイスへのＤＭＡ待ちの場合に
第２リフィルサイズ設定レジスタ９２を選択し、Ｉ／Ｏ
デバイスからメモリへのＤＭＡ待ちの場合に第３リフィ
ルサイズ設定レジスタ９３を選択し、メモリ７からメモ
リ７へのＤＭＡ待ちの場合に第４リフィルサイズ設定レ
ジスタ９４を選択する。どの方向へのＤＭＡの待ちであ
るかを示す信号は、ＤＭＡコントロール部８１からセレ
クタ８４へ供給される。

【０１３２】また、第２ないし第４リフィルサイズ設定
レジスタ９２〜９４の格納情報が示すリフィルサイズ
は、互いに異なり、第４リフィルサイズ設定レジスタ９
４が最も大きく、次に第３リフィルサイズ設定レジスタ
９３、第２リフィルサイズ設定レジスタ９２の順となっ
ている。命令キャッシュの上記リフィルサイズの設定
は、例えば、以下のようになっている。

【０１３３】 第１リフィルサイズ設定レジスタ９１（非ＤＭＡ待ち用） ：３２ワード 第４リフィルサイズ設定レジスタ９４（メモリからメモリへのＤＭＡ待ち用） ：１６ワード 第３リフィルサイズ設定レジスタ９３（メモリからＩ／ＯデバイスへのＤＭＡ 待ち用） ：８ワード 第２リフィルサイズ設定レジスタ９２（Ｉ／ＯデバイスからメモリへのＤＭＡ 待ち用） ：４ワード この場合には、最小サイズを４ワードとし、他をこれの
整数倍としている。

【０１３４】上記の構成により、リフィルとデータ転送
とが競合したとき調停を良好に行うことができる。ま
た、リフィルサイズが、メモりからメモリへのＤＭＡ待
ち、Ｉ／ＯデバイスからメモリへのＤＭＡ待ち、メモリ
からＩ／ＯデバイスへのＤＭＡ待ちの順で大きくすると
効果が大きい。この理由は、前記図５の動作Ａ〜Ｃにお
いて説明した優先順位設定の理由から、明らかである。

【０１３５】〔発明の実施の形態７〕本発明の実施のさ
らに他の形態を図８に基づいて以下に説明する。図８に
示すように、本ＤＭＡコントローラ１００は、第１ない
し第４リフィルサイズ設定レジスタ１０１〜１０４を備
えるとともに、前記ＤＭＡコントローラ８０と同様のＤ
ＭＡコントロール部８１およびセレクタ８４を備えてい
る。本ＤＭＡコントローラ１００は、上記第１ないし第
４リフィルサイズ設定レジスタ１０１〜１０４およびセ
レクタ８４にてリフィルサイズ制御手段が構成されてい
る。

【０１３６】第１リフィルサイズ設定レジスタ１０１
は、前記第１リフィルサイズ設定レジスタ８２と同様、
リフィルサイズを通常のリフィルサイズに設定するため
の情報を格納している。一方、第２ないし第４リフィル
サイズ設定レジスタ１０２〜１０４は、リフィルサイズ
を第１リフィルサイズ設定レジスタ１０１が格納する情
報にて設定されるリフィルサイズよりも小さいサイズに
設定するための情報を格納している。これら第２ないし
第４リフィルサイズ設定レジスタ１０２〜１０４は、Ｄ
ＭＡ待ちの場合に使用されるものである。従って、本Ｄ
ＭＡコントローラ１００においても、前記ＤＭＡコント
ローラ８０と同様、回路規模の大型化とＣＰＵ６のパフ
ォーマンスの低下とを防止することができる。

【０１３７】また、第２リフィルサイズ設定レジスタ１
０２は、優先度１のＤＭＡの待ち状態の場合、即ち優先
度１のＤＭＡ待ちの場合に使用され、第３リフィルサイ
ズ設定レジスタ１０３は、優先度２のＤＭＡ待ちの場合
に使用され、第４リフィルサイズ設定レジスタ１０４は
優先度３のＤＭＡ待ちの場合に使用されものである。上
記優先度１〜３の数字は、複数のデータ転送要求が重複
して生じた場合の処理の優先順位を表すものであり、１
が最も高くなっている。

【０１３８】セレクタ８４は、ＤＭＡ待ち以外の場合に
は、第１リフィルサイズ設定レジスタ１０１を選択する
一方、ＤＭＡ待ちの場合には、ＤＭＡの待ちとなってい
るデータ転送の上記優先度に応じて、第２ないし第４リ
フィルサイズ設定レジスタ１０２〜１０４を選択する。
即ち、セレクタ８４は、優先度１のＤＭＡ待ちの場合に
第２リフィルサイズ設定レジスタ１０２を選択し、優先
度２のＤＭＡ待ちの場合に第３リフィルサイズ設定レジ
スタ１０３を選択し、優先度３のＤＭＡ待ちの場合に第
４リフィルサイズ設定レジスタ１０４を選択する。どの
優先度のＤＭＡの待ちであるかを示す信号は、ＤＭＡコ
ントロール部８１からセレクタ８４へ供給される。

【０１３９】また、第２ないし第４リフィルサイズ設定
レジスタ１０２〜１０４の格納情報が示すリフィルサイ
ズは、互いに異なり、上記優先度が高いものほど小さく
なる。従って、リフィルサイズは、第４リフィルサイズ
設定レジスタ１０４によるものが最も大きく、次に第３
リフィルサイズ設定レジスタ１０３、第２リフィルサイ
ズ設定レジスタ１０２の順となっている。

【０１４０】第２ないし第４リフィルサイズ設定レジス
タ１０２〜１０４の格納情報にて設定されるリフィルサ
イズは、優先度１のＤＭＡは、Ｉ／Ｏデバイスからメモ
リへのＤＭＡ、優先度２のＤＭＡはメモリからＩ／Ｏデ
バイスへのＤＭＡ、優先度３のＤＭＡはメモリ７からメ
モリ７へのＤＭＡとなっている。以上の関係を整理する
と以下のようになる。

【０１４１】第１リフィルサイズ設定レジスタ１０１
（非ＤＭＡ待ち用） 第２リフィルサイズ設定レジスタ１０２（優先度１：メ
モリからＩ／ＯデバイスへのＤＭＡ待ち用） 第３リフィルサイズ設定レジスタ１０３（優先度２：Ｉ
／ＯデバイスからメモリへのＤＭＡ待ち用） 第４リフィルサイズ設定レジスタ１０４（優先度３：メ
モリからメモリへのＤＭＡ待ち用） リフィルサイズ：優先度１＜優先度２＜優先度３ 上記の構成により、リフィルとデータ転送とが競合した
ときに調停を良好に行うことができる。また、リフィル
サイズの大きさは、最も大きいものがメモリからメモリ
へのＤＭＡ待ち、以下、Ｉ／Ｏデバイスからメモリへの
ＤＭＡ待ち、メモリからＩ／ＯデバイスへのＤＭＡ待ち
の順になっていると良好な処理が可能である。この理由
は、前記図５の動作Ａ〜Ｃにおいて説明した優先順位設
定の理由から、明らかである。

【０１４２】

【発明の効果】以上のように、請求項１の発明のＤＭＡ
コントローラは、転送先のデータのスタートアドレスを
格納するための第１レジスタと、転送元のデータのスタ
ートアドレスを格納するための第２レジスタと、転送さ
れるデータのワード数を格納するための第３レジスタ
と、データの転送先がＩ／Ｏデバイスであるかメモリで
あるかの情報を格納する第４レジスタと、データの転送
元がＩ／Ｏデバイスであるかメモリであるかの情報を格
納する第５レジスタと、Ｉ／Ｏデバイスとメモリとの間
でのデータの転送を行う場合の１回の転送要求に対する
転送ワード数を格納する第６レジスタと、前記第１レジ
スタ、第２レジスタ、第３レジスタおよび第６レジスタ
に格納されている情報に基づき、ＤＭＡによるデータ転
送動作に応じて第１および第２レジスタに格納されるア
ドレス、並びに第３レジスタに格納される転送データの
残ワード数の演算を行い、これの更新を行わせる演算手
段とを備え、前記第４および第５レジスタの格納情報に
基づく、メモリとメモリとの間のＤＭＡによるデータ転
送の際には、このデータ転送のための少なくともｌチャ
ンネルが構成される一方、Ｉ／Ｏデバイスとメモリとの
間のＤＭＡによるデータ転送の際には、このデータ転送
のための少なくとも２チャンネルが、前記１チャンネル
を構成する回路を使用して構成され、さらに、キャッシ
ュのリフィルを行うキャッシュコントローラが接続さ
れ、ＤＭＡによるデータ転送動作が行われるときには、
この動作が行われないときよりも、前記キャッシュのリ
フィルにおけるリフィルサイズを小さくするリフィルサ
イズ制御手段を備えている構成である。

【０１４３】これにより、回路構成を大型化することな
く、かつコストアップを抑制して多チャンネル化を図る
ことができる。

【０１４４】また、本ＤＭＡコントローラでは、適用さ
れるシステムに応じて、本発明のＤＭＡコントローラの
マクロ（ユニット）の個数を変えるだけで、ありとあら
ゆるシステムに対応が可能なモジュラー構造となってい
る。従って、本ＤＭＡコントローラを使用することによ
り、システムの拡張が簡単であり、その設計も容易であ
る等の効果を奏すると共に、簡単な構成にて、キャッシ
ュのリフィルのパフォーマンスの維持とデータ転送のパ
フォーマンスの維持とを両立させる調停処理が可能であ
るという効果を奏する。

【０１４５】請求項２の発明のＤＭＡコントローラは、
請求項１の発明のＤＭＡコントローラにおいて、前記第
１レジスタと第２レジスタとの少なくとも一方が、メモ
リとメモリとの間のデータ転送に使用する転送先アドレ
スレジスタ、およびメモリとＩ／Ｏデバイスとの間のデ
ータ転送に使用する転送先アドレスレジスタを兼用して
いる第１レジスタ、またはメモリとメモリとの間のデー
タ転送に使用する転送元アドレスレジスタ、およびメモ
リとＩ／Ｏデバイスとの間のデータ転送に使用する転送
元アドレスレジスタを兼用している第２レジスタである
構成である。

【０１４６】これにより、請求項１の発明の効果に加え
て、さらに、回路構成の小型化と低コスト化とを図り得
るという効果を奏する。

【０１４７】請求項３の発明のＤＭＡコントローラは、
請求項１の発明のＤＭＡコントローラにおいて、前記第
１レジスタが、メモリからメモリへのデータ転送に使用
する転送先アドレスレジスタとＩ／Ｏデバイスからメモ
リへのデータ転送に使用する転送先アドレスレジスタと
からなり、前記第２レジスタが、メモリからメモリへの
データ転送に使用する転送元アドレスレジスタとメモリ
からＩ／Ｏデバイスへのデータ転送に使用する転送元ア
ドレスレジスタとからなる構成である。

【０１４８】これにより、請求項１の発明の効果に加え
て、各データ転送形態に応じた第１および第２レジスタ
での設定変更が不要となり、オーバーヘッドタイムを短
縮することができる。従って、迅速な処理が可能である
という効果を奏する。

【０１４９】請求項４の発明のＤＭＡコントローラは、
請求項１の発明のＤＭＡコントローラにおいて、ＤＭＡ
による複数のデータ転送動作についての優先順位を記憶
する記憶手段と、この記憶手段に記憶されている前記優
先順位に基づいて複数のデータ転送動作の調停を行う調
停手段とを備え、前記調停手段が、ＤＭＡによるデータ
転送動作中に、このデータ転送よりも優先順位の高いデ
ータ転送要求が入力されたとき、このときに進行中のデ
ータ転送動作を中断させ、この中断させた動作が再開可
能となるように、前記演算手段に、前記中断時までの転
送ワード数に基づき、第１レジスタ、第２レジスタおよ
び第３レジスタに対しての前記格納情報の更新を行わせ
るとともに、優先順位の高いデータ転送動作を行わせ、
この動作の終了後に、先に中断させたデータ転送動作を
再開させる構成である。

【０１５０】これにより、請求項１の発明の効果に加え
て、複数のデータ転送要求に対する調停処理を、簡単な
構成により、優先順位に従って迅速に処理可能である。
即ち、相対的に優先順位の低いデータの転送動作中であ
っても、優先順位の高いデータの転送要求が発生した場
合には、このデータ転送を、回路構成の大型化を招来す
ることなく簡単な構成により、迅速に処理可能であると
いう効果を奏する。

【０１５１】

【０１５２】

【０１５３】請求項５の発明のＤＭＡコントローラは、
請求項１の発明のＤＭＡコントローラにおいて、前記リ
フィルサイズ制御手段が、前記ＤＭＡによるデータ転送
動作が行われるとき、このデータ転送動作の優先順位が
高いほど、前記キャッシュのリフィルにおけるリフィル
サイズを小さくする構成である。

【０１５４】これにより、請求項１の発明の効果に加え
て、データ転送動作の優先順位が高いほどリフィルに伴
う処理を行うことによるデータ転送待ちの時間が短くな
るので、データ転送不良をさらに確実に防止することが
できるという効果を奏する。

【０１５５】請求項６の発明のＤＭＡコントローラは、
請求項４または５の発明のＤＭＡコントローラにおい
て、前記データ転送動作についての優先順位が、メモリ
からＩ／Ｏデバイスとしてのプリンタへのデータ転送が
最優先に設定され、以下、Ｉ／Ｏデバイスとしてスキャ
ナからメモリへのデータ転送、メモリからメモリへのデ
ータ転送の順に設定されていることを特徴としている。

【０１５６】これにより、請求項４または５の発明の効
果に加えて、適切な優先順位によりＤＭＡによる複数の
データ転送の調停処理が可能である。また、例えばスキ
ャナからメモリへのデータ転送要求とプリンタからメモ
リへのデータ転送要求が競合した場合でも、プリントア
ウトされる画像における画像の欠けを防止することがで
きるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施の一形態におけるＤＭＡコントロ
ーラを示すブロック図である。

【図２】図１に示したＤＭＡコントローラを備えている
デジタル複写機のブロック図である。

【図３】本発明の実施の他の形態におけるＤＭＡコント
ローラを示すブロック図である。

【図４】本発明の実施のさらに他の形態におけるＤＭＡ
コントローラを示すブロック図である。

【図５】本発明の実施のさらに他の形態におけるＤＭＡ
コントローラにおいて、優先度に応じて行われる動作の
遷移の種類を示す説明図である。

【図６】本発明の実施のさらに他の形態におけるＤＭＡ
コントローラを示すブロック図である。

【図７】本発明の実施のさらに他の形態におけるＤＭＡ
コントローラを示すブロック図である。

【図８】本発明の実施のさらに他の形態におけるＤＭＡ
コントローラを示すブロック図である。

【図９】従来のＤＭＡコントローラを備えているデジタ
ル複写機のブロック図である。

【図１０】図９に示したＤＭＡコントローラを示すブロ
ック図である。

【符号の説明】

４ 多値２値変換部（Ｉ／Ｏデバイス） ５ ２値多値変換部（Ｉ／Ｏデバイス） ７ メモリ １０ ＤＭＡコントローラ ３１ レジスタ（第１レジスタ、第２レジスタ） ３２ レジスタ（第３レジスタ） ３３ レジスタ（第１レジスタ、第２レジスタ） ３４ レジスタ（第３レジスタ） ３５ レジスタ（第４レジスタ、第５レジスタ、第６
レジスタ、記憶手段） ３６ レジスタ（第４レジスタ、第５レジスタ、第６
レジスタ、記憶手段） ３８ カウンタ（演算手段） ３９ 加算・減算器（演算手段） ４１ レジスタ（第１レジスタ） ４２ レジスタ（第３レジスタ） ４３ レジスタ（第２レジスタ） ４４ レジスタ ４８ カウンタ（演算手段） ４９ 加算・減算器（演算手段） ５０ セレクタ・調停回路（調停手段） ６０ ＤＭＡコントローラ ６１ レジスタ（第１レジスタ） ６２ レジスタ（第３レジスタ） ６３ レジスタ（第２レジスタ） ６４ レジスタ（第３レジスタ） ６５ レジスタ（第４レジスタ、第５レジスタ、第６
レジスタ、記憶手段） ６６ レジスタ（第４レジスタ、第５レジスタ、第６
レジスタ、記憶手段） ７０ ＤＭＡコントローラ ７１ レジスタ（第１レジスタ） ７２ レジスタ（第３レジスタ） ７３ レジスタ（第２レジスタ） ７４ レジスタ（第３レジスタ） ７５ レジスタ（第４レジスタ、第５レジスタ、第６
レジスタ、記憶手段） ７６ レジスタ（第４レジスタ、第５レジスタ、第６
レジスタ、記憶手段） ７７ レジスタ（第１レジスタ） ７８ レジスタ（第２レジスタ） ７９ レジスタ（第３レジスタ） ８０ ＤＭＡコントローラ ８１ ＤＭＡコントロール部 ８２ 第１リフィルサイズ設定レジスタ（リフィルサ
イズ制御手段） ８３ 第２リフィルサイズ設定レジスタ（リフィルサ
イズ制御手段） ８４ セレクタ（リフィルサイズ制御手段） ８５ キャッシュコントローラ ９０ ＤＭＡコントローラ ９１ 第１リフィルサイズ設定レジスタ（リフィルサ
イズ制御手段） ９２ 第２リフィルサイズ設定レジスタ（リフィルサ
イズ制御手段） ９３ 第３リフィルサイズ設定レジスタ（リフィルサ
イズ制御手段） ９４ 第４リフィルサイズ設定レジスタ（リフィルサ
イズ制御手段） １０１ 第１リフィルサイズ設定レジスタ（リフィル
サイズ制御手段） １０２ 第２リフィルサイズ設定レジスタ（リフィル
サイズ制御手段） １０３ 第３リフィルサイズ設定レジスタ（リフィル
サイズ制御手段） １０４ 第４リフィルサイズ設定レジスタ（リフィル
サイズ制御手段）

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−111149（ＪＰ，Ａ) 特開 平２−280259（ＪＰ，Ａ) 特開 平１−54562（ＪＰ，Ａ) 特開 平３−149627（ＪＰ，Ａ) 特開 平３−156554（ＪＰ，Ａ) 特開 昭60−118963（ＪＰ，Ａ) 特開 昭58−223833（ＪＰ，Ａ) 実開 昭61−654（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/20 - 13/378

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】転送先のデータのスタートアドレスを格納
   するための第１レジスタと、 転送元のデータのスタートアドレスを格納するための第
   ２レジスタと、 転送されるデータのワード数を格納するための第３レジ
   スタと、 データの転送先がＩ／Ｏデバイスであるかメモリである
   かの情報を格納する第４レジスタと、 データの転送元がＩ／Ｏデバイスであるかメモリである
   かの情報を格納する第５レジスタと、 Ｉ／Ｏデバイスとメモリとの間でのデータの転送を行う
   場合の１回の転送要求に対する転送ワード数を格納する
   第６レジスタと、 前記第１レジスタ、第２レジスタ、第３レジスタおよび
   第６レジスタに格納されている情報に基づき、ＤＭＡに
   よるデータ転送動作に応じて第１および第２レジスタに
   格納されるアドレス、並びに第３レジスタに格納される
   転送データの残ワード数の演算を行い、これらの更新を
   行わせる演算手段とを備え、 前記第４および第５レジスタの格納情報に基づく、メモ
   リとメモリとの間のＤＭＡによるデータ転送の際には、
   このデータ転送のためのｌチャンネルが構成される一
   方、Ｉ／Ｏデバイスとメモリとの間のＤＭＡによるデー
   タ転送の際には、このデータ転送のための２チャンネル
   が、前記１チャンネルを構成する回路を使用して構成さ
   れ、 さらに、キャッシュのリフィルを行うキャッシュコント
   ローラが接続され、 ＤＭＡによるデータ転送動作が行われるときには、この
   動作が行われないときよりも、前記キャッシュのリフィ
   ルにおけるリフィルサイズを小さくするリフィルサイズ
   制御手段を備え ていることを特徴とするＤＭＡコントロ
   ーラ。
2. 【請求項２】前記第１レジスタと第２レジスタとの少な
   くとも一方は、メモリとメモリとの間のデータ転送に使
   用する転送先アドレスレジスタ、およびメモリとＩ／Ｏ
   デバイスとの間のデータ転送に使用する転送先アドレス
   レジスタを兼用している第１レジスタ、またはメモリと
   メモリとの間のデータ転送に使用する転送元アドレスレ
   ジスタ、およびメモリとＩ／Ｏデバイスとの間のデータ
   転送に使用する転送元アドレスレジスタを兼用している
   第２レジスタであることを特徴とする請求項１に記載の
   ＤＭＡコントローラ。
3. 【請求項３】前記第１レジスタは、メモリからメモリへ
   のデータ転送に使用する転送先アドレスレジスタとＩ／
   Ｏデバイスからメモリへのデータ転送に使用する転送先
   アドレスレジスタとからなり、 前記第２レジスタは、メモリからメモリへのデータ転送
   に使用する転送元アドレスレジスタとメモリからＩ／Ｏ
   デバイスへのデータ転送に使用する転送元アドレスレジ
   スタとからなることを特徴とする請求項１に記載のＤＭ
   Ａコントローラ。
4. 【請求項４】ＤＭＡによる複数のデータ転送動作につい
   ての優先順位を記憶する記憶手段と、 この記憶手段に記憶されている前記優先順位に基づいて
   複数のデータ転送動作の調停を行う調停手段とを備え、 前記調停手段は、ＤＭＡによるデータ転送動作中に、こ
   のデータ転送よりも優先順位の高いデータ転送要求が入
   力されたとき、このときに進行中のデータ転送動作を中
   断させ、この中断させた動作が再開可能となるように、
   前記演算手段に、前記中断時までの転送ワード数に基づ
   き、第１レジスタ、第２レジスタおよび第３レジスタに
   対しての前記格納情報の更新を行わせるとともに、優先
   順位の高いデータ転送動作行わせ、この動作の終了後
   に、先に中断させたデータ転送動作を再開させるもので
   あることを特徴とする請求項１に記載のＤＭＡコントロ
   ーラ。
5. 【請求項５】前記リフィルサイズ制御手段は、前記ＤＭ
   Ａによるデータ転送動作が行われるとき、このデータ転
   送動作の優先順位が高いほど、前記キャッシュのリフィ
   ルにおけるリフィルサイズを小さくするものであること
   を特徴とする請求項１に記載のＤＭＡコントローラ。
6. 【請求項６】前記データ転送動作についての優先順位
   は、メモリからＩ／Ｏデバイスとしてのプリンタへのデ
   ータ転送が最優先に設定され、以下、Ｉ／Ｏデバイスと
   してスキャナからメモリへのデータ転送、メモリからメ
   モリへのデータ転送の順に設定されていることを特徴と
   する請求項４または５に記載のＤＭＡコントローラ。