JPS62245464A - 電子計算機システムのｄｍａ制御装置 - Google Patents
電子計算機システムのｄｍａ制御装置Info
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- JPS62245464A JPS62245464A JP8961186A JP8961186A JPS62245464A JP S62245464 A JPS62245464 A JP S62245464A JP 8961186 A JP8961186 A JP 8961186A JP 8961186 A JP8961186 A JP 8961186A JP S62245464 A JPS62245464 A JP S62245464A
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- 238000010586 diagram Methods 0.000 description 8
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- 230000006870 function Effects 0.000 description 1
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-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、１子計算機システムのＤＭＡ（Ｄｉｒｅｃ
ｔ Ｍｅｍｏｒｙ Ａｅｃｅａｓ−直接メモリアクセス
）制御装置に関するものである。
ｔ Ｍｅｍｏｒｙ Ａｅｃｅａｓ−直接メモリアクセス
）制御装置に関するものである。
第４図は従来の電子計算機システムのＤＭＡ制＃制置装
置すブロック構成図である。図において、１０は中央処
理装置（ＣＰＵ）、１２は主記憶装置、２０はＤＭＡ制
＠制置装置る。また、１６はシステムバス、１１は中央
処理装置１０のシステムバスインタフェース信号線、１
３は主記憶装置１２のシステムバスインタフェース信号
線、１４は主記憶ｔ、［１２中のアドレス順に並んだメ
モリブロック、２２は中央処理襞ｆｌｌｏからの入出力
命令を解読する入出力命令解読部、２４は主記憶装置１
ｌ１２中のアドレスを示すアドレスレジスタ（Ａ’ＤＲ
）、２６はメモリブロック１４の転送長を数えているデ
ータカウントレジスタ（ＤＣＲ）、２Ｂはアドレスレジ
スタ２４及びデータカウントレジスタ２６に値を設定す
る信号線、３０はデータカラ４ントレジスタ２６を減算
して、その結果をアドレスレジスタ２４に設定する信号
線、３２はデータ転送制御部、３４は中央処理装置ｌＯ
からＤＭＡ制御装置２０に入出力命令を伝える信号線。
置すブロック構成図である。図において、１０は中央処
理装置（ＣＰＵ）、１２は主記憶装置、２０はＤＭＡ制
＠制置装置る。また、１６はシステムバス、１１は中央
処理装置１０のシステムバスインタフェース信号線、１
３は主記憶装置１２のシステムバスインタフェース信号
線、１４は主記憶ｔ、［１２中のアドレス順に並んだメ
モリブロック、２２は中央処理襞ｆｌｌｏからの入出力
命令を解読する入出力命令解読部、２４は主記憶装置１
ｌ１２中のアドレスを示すアドレスレジスタ（Ａ’ＤＲ
）、２６はメモリブロック１４の転送長を数えているデ
ータカウントレジスタ（ＤＣＲ）、２Ｂはアドレスレジ
スタ２４及びデータカウントレジスタ２６に値を設定す
る信号線、３０はデータカラ４ントレジスタ２６を減算
して、その結果をアドレスレジスタ２４に設定する信号
線、３２はデータ転送制御部、３４は中央処理装置ｌＯ
からＤＭＡ制御装置２０に入出力命令を伝える信号線。
３６はシステムバス１６中のアドレスバス、３８はシス
テムバス１６中のデータバス、４０は他の装置５０への
データ転送路である。
テムバス１６中のデータバス、４０は他の装置５０への
データ転送路である。
次に、上記第４図に示す従来の電子計Ｓ、機フシステム
Ｄ Ｍ Ａ ％ｌＪ御装置の動作について説明する。
Ｄ Ｍ Ａ ％ｌＪ御装置の動作について説明する。
中央処理装置１０がＤＭＡ？！ｌＪ＃装置２０に対して
、主記憶ｌＡ＊ｘ２中のメモリブロック１４の内容を他
の装置５０に転送したい場合に、入出力命令を信号線３
４によって入出力命令解読部２２に伝え、この入出力命
令解読部２２は、転送したいメモリブロック１４の先頭
アドレスを信号線２８を介してアドレスレジスタ２４に
、また、転送数をデータカウントレジスタ２６にそれぞ
れ設定する。実際のメモリアクセスとデータ転送は、始
めにアドレスレジスタ２４の値がシステムバス１６中の
アドレス３６を介して、主記憶装置１１２中のメモリブ
ロック１４の先頭アドレスの内容が、システムバス１６
中のデータバス３８．データ転送制御部３２、データ転
送路４０を通して他の装置５０に送られる。次に、デー
タカウントレジスタ２６の値が１減らされ、信号線３０
を介してアドレスレジスタジスタ２４の値が１増やされ
、メモリブロック１４中の次のアドレスの内容が同様に
転送される。このような動作を順次に繰り返し、データ
カウントレジスタ２６の値がＯになったところでメモリ
データのＤＭＡ転送は終了する。
、主記憶ｌＡ＊ｘ２中のメモリブロック１４の内容を他
の装置５０に転送したい場合に、入出力命令を信号線３
４によって入出力命令解読部２２に伝え、この入出力命
令解読部２２は、転送したいメモリブロック１４の先頭
アドレスを信号線２８を介してアドレスレジスタ２４に
、また、転送数をデータカウントレジスタ２６にそれぞ
れ設定する。実際のメモリアクセスとデータ転送は、始
めにアドレスレジスタ２４の値がシステムバス１６中の
アドレス３６を介して、主記憶装置１１２中のメモリブ
ロック１４の先頭アドレスの内容が、システムバス１６
中のデータバス３８．データ転送制御部３２、データ転
送路４０を通して他の装置５０に送られる。次に、デー
タカウントレジスタ２６の値が１減らされ、信号線３０
を介してアドレスレジスタジスタ２４の値が１増やされ
、メモリブロック１４中の次のアドレスの内容が同様に
転送される。このような動作を順次に繰り返し、データ
カウントレジスタ２６の値がＯになったところでメモリ
データのＤＭＡ転送は終了する。
上記従来の成子計算機システムのＤＭＡ制御装置は以上
のように構成されているので、データ転送は、メモリブ
ロック１４のように連続アドレスの１ブロック単位で行
われるものであった。このことは、アドレスレジスタ２
４及びデータカウントレジスタ２６が増減演算程度の単
純な機能しか持友なかったためであった。一方、実際の
データ転送では、後記する第２図に示すようなレコード
構造を持つデータに対して行われる場合が多い。
のように構成されているので、データ転送は、メモリブ
ロック１４のように連続アドレスの１ブロック単位で行
われるものであった。このことは、アドレスレジスタ２
４及びデータカウントレジスタ２６が増減演算程度の単
純な機能しか持友なかったためであった。一方、実際の
データ転送では、後記する第２図に示すようなレコード
構造を持つデータに対して行われる場合が多い。
すなわち、ｌレコード中のキ一部Ｋｌ ＃ ｘｔ ｔ
Ｋｍ ｔ・・・・・・を選択して、その値に対してデー
タ操作を加える要求がある。しかるに、上記従来例のよ
うに連続アドレス順にデータ転送を行うＤＭＡ制御装置
２０では、このような操作は前もって中央処理装置１０
がキ一部を抽出しておくか、ＤＭＡ転送の後に、受取り
先の各装置が抽出操作を行わなければならず、このため
、大幅なシステムスループットの減少を招くという問題
点があった。
Ｋｍ ｔ・・・・・・を選択して、その値に対してデー
タ操作を加える要求がある。しかるに、上記従来例のよ
うに連続アドレス順にデータ転送を行うＤＭＡ制御装置
２０では、このような操作は前もって中央処理装置１０
がキ一部を抽出しておくか、ＤＭＡ転送の後に、受取り
先の各装置が抽出操作を行わなければならず、このため
、大幅なシステムスループットの減少を招くという問題
点があった。
この発明は、かかる問題点を解決するためになされたも
ので、中央処理装置の負荷を軽減し、さらに、システム
バスへの余分なデータ送出を避けることにより、計′痺
磯システムの大幅なシステムスループットの向上が計れ
る電子計算機システムのＤＭＡ制ｍ１ｔｔを得ることを
目的とする。
ので、中央処理装置の負荷を軽減し、さらに、システム
バスへの余分なデータ送出を避けることにより、計′痺
磯システムの大幅なシステムスループットの向上が計れ
る電子計算機システムのＤＭＡ制ｍ１ｔｔを得ることを
目的とする。
この発明に係る電子計算機システムのＤＭＡ制御装置は
、中央処理装置による入出力命令時に、主記憶装置のし
・−ド構造中のキ一部の位置蕃示す情報等をＤＭＡ制御
ｇｌｆｉ、ｔ！ｉに知らせることにより、ＤＭＡ制御装
置は、その情報に基づきアドレスパターン発生回路によ
り、そのアドレスにしたがって上記１装置中にアドレス
順に配置され次レコード構造中のキ一部のみをアクセス
し、転送することを可能にしたものである。
、中央処理装置による入出力命令時に、主記憶装置のし
・−ド構造中のキ一部の位置蕃示す情報等をＤＭＡ制御
ｇｌｆｉ、ｔ！ｉに知らせることにより、ＤＭＡ制御装
置は、その情報に基づきアドレスパターン発生回路によ
り、そのアドレスにしたがって上記１装置中にアドレス
順に配置され次レコード構造中のキ一部のみをアクセス
し、転送することを可能にしたものである。
この発明のｒ［子計算機システムのＤＭＡ制御装置にお
いて、アドレスパターン発生回路を内蔵するＤＭＡ制御
ｔｉｌｔは、主記憶装置中に配列されたデータ構造中の
必要な部分のみをアクセスすることにより、中央処理装
置による上記ｆＪｉｆ装置の再配置の負荷を軽減でき、
また、システムバスの余分なデータ転送を排除でき、こ
の結果、システムスループットの向上を容易に達成する
ことができる。
いて、アドレスパターン発生回路を内蔵するＤＭＡ制御
ｔｉｌｔは、主記憶装置中に配列されたデータ構造中の
必要な部分のみをアクセスすることにより、中央処理装
置による上記ｆＪｉｆ装置の再配置の負荷を軽減でき、
また、システムバスの余分なデータ転送を排除でき、こ
の結果、システムスループットの向上を容易に達成する
ことができる。
〔実施例〕
第１図はこの発明の一実施例である電子計算機システム
のＤＭＡ制御装置を示すブロック構成図である。図にお
いて、１０は中央処理装置（ＣＰＵ）、１２は主記憶装
置中１４はデータ構造を持つメモリブロック、２０ａは
この発明によるＤＭＡ １ｌｌＪ ＠ 装置である。Ｄ
ＭＡ制＃制置装置２０ａ部には、中央処理装置１０から
の入出力命令を受は取る入出力命令バッファ２２ａ、こ
の入出力命令バッファ２２ａから信号線２３を通して入
出刃金５令や主記憶装置１２のメモリブロック１４中の
デ−夕講造の情報を受は取り、これらを解読するマイク
ロプロセッサ２５．このマイクロプロセッサ２５による
解読結果、すなわち上記１！！装置１２のアドレスパタ
ーン情報を伝える信号線２７．アドレスパターン清報に
よる主記憶装置１ｔ］２中のアクセスすべきアドレスが
順次に格納されたＲＡＭ（ランダムアクセスメモリ）で
構成されるアドレステーブル２９．このアドレステーブ
ル２９からアドレス順にアドレスレジスタ２４に設定ア
ドレスを送出する信号線３１が内蔵されている。ここで
、上記入出力命令バッファ２２ａ、信号線２３゜アドレ
スレジスタ２４．マイクロプロセッサ２５゜信号ｆａ２
７．アドレステーブル２９ 、 ＜を号線ａ １は、こ
の発明によるアドレスパターン発生回路を構成している
。ま九、１６はシステムバス、１１゜１３はシステムバ
スインタフェース信号線、３２・はデータ転送制御部、
３４は信号線、３６はアドレスバス、３８はデータバス
、４０はデータ転送路、５０は他の装置である。
のＤＭＡ制御装置を示すブロック構成図である。図にお
いて、１０は中央処理装置（ＣＰＵ）、１２は主記憶装
置中１４はデータ構造を持つメモリブロック、２０ａは
この発明によるＤＭＡ １ｌｌＪ ＠ 装置である。Ｄ
ＭＡ制＃制置装置２０ａ部には、中央処理装置１０から
の入出力命令を受は取る入出力命令バッファ２２ａ、こ
の入出力命令バッファ２２ａから信号線２３を通して入
出刃金５令や主記憶装置１２のメモリブロック１４中の
デ−夕講造の情報を受は取り、これらを解読するマイク
ロプロセッサ２５．このマイクロプロセッサ２５による
解読結果、すなわち上記１！！装置１２のアドレスパタ
ーン情報を伝える信号線２７．アドレスパターン清報に
よる主記憶装置１ｔ］２中のアクセスすべきアドレスが
順次に格納されたＲＡＭ（ランダムアクセスメモリ）で
構成されるアドレステーブル２９．このアドレステーブ
ル２９からアドレス順にアドレスレジスタ２４に設定ア
ドレスを送出する信号線３１が内蔵されている。ここで
、上記入出力命令バッファ２２ａ、信号線２３゜アドレ
スレジスタ２４．マイクロプロセッサ２５゜信号ｆａ２
７．アドレステーブル２９ 、 ＜を号線ａ １は、こ
の発明によるアドレスパターン発生回路を構成している
。ま九、１６はシステムバス、１１゜１３はシステムバ
スインタフェース信号線、３２・はデータ転送制御部、
３４は信号線、３６はアドレスバス、３８はデータバス
、４０はデータ転送路、５０は他の装置である。
第２図は、第１図の上記１！装置中のデータ構造と目的
とする抽出部の一例を示す図、第３図は、第１図のアド
レステーブルの内容の一例を示す図である。
とする抽出部の一例を示す図、第３図は、第１図のアド
レステーブルの内容の一例を示す図である。
次に、上記第１図に示すこの発明の一実施例である電子
計算機システムのＤＭＡ制御装置の動作について説明す
る。−例として、主記憶装置１２のデータ構造が第２図
１ａ）に示すようなものであり、この中からキ一部Ｋｓ
＝ Ｋｔ 、 ｋｓをＤＭＡ制御装置２０ａがアクセ
スし、８ｇ２図（ｂｌに示すような抽出部として他の装
置５０に転送する場合を説明する。主記憶装置２０には
、長さＲのレコードが先頭アドレスから順次にＮ個配列
されているものとする。ｌレコード中にキ一部に１．
Ｋｔ 、 Ｋｓが３個存在し、各々がレコードの先頭か
らの位置Ｄｉで、長さＬｉを持つとする。
計算機システムのＤＭＡ制御装置の動作について説明す
る。−例として、主記憶装置１２のデータ構造が第２図
１ａ）に示すようなものであり、この中からキ一部Ｋｓ
＝ Ｋｔ 、 ｋｓをＤＭＡ制御装置２０ａがアクセ
スし、８ｇ２図（ｂｌに示すような抽出部として他の装
置５０に転送する場合を説明する。主記憶装置２０には
、長さＲのレコードが先頭アドレスから順次にＮ個配列
されているものとする。ｌレコード中にキ一部に１．
Ｋｔ 、 Ｋｓが３個存在し、各々がレコードの先頭か
らの位置Ｄｉで、長さＬｉを持つとする。
次に、実際のＤＭＡＬ６１Ｊ＃の動作について説明する
。第１図に示す中央処理装置１ｔｌｏが、主記憶装置１
２からのデータ転送要求と、主記憶装置１２のデータ楊
造情報（Ｒ、Ａ ｅ Ｎ （Ｄｉｅ Ｌｌ ）ｉ＝１〜
３）を信号線３４を介してＤＭＡ制御装置２０ａ内の入
出力命令バッファ２２ａに送出する。次に、この情報を
マイクロプロセッサ２５が君号線２３を介して受は取る
と、その値に基づいて主記憶装置１２中のアクセスすべ
きアドレスを計算し、信号線２７を通してＲＡＭで構成
されるアドレステーブル２９に順次に書き込む。アドレ
ステーブル２９の内容は第３図に示されており、上記Ｒ
ＡＭが持つアドレス順に、各レコードのキ一部の主記憶
装置１２中のアドレスが格納されることになる。次に、
主記憶装置１２のアクセスは、始めにアドレステーブル
２９の先頭アドレスの内容（Ａ ＋ Ｄｔ ）が信号線
３１を介してアドレスレジスタ２４に設定され、その主
記憶装置１ｔｌＺ中のアドレスによって、メモリブロッ
ク１４中の目的のキ一部に１の最初の単位が、システム
バスインタフェース信号線１３、システムバス１６．デ
ータバス３８を介してＤＭＡ制御装置２０ａ内のデータ
転送制御部３２及びデータ転送路４０を通して池の装置
ｔ５０に転送される。
。第１図に示す中央処理装置１ｔｌｏが、主記憶装置１
２からのデータ転送要求と、主記憶装置１２のデータ楊
造情報（Ｒ、Ａ ｅ Ｎ （Ｄｉｅ Ｌｌ ）ｉ＝１〜
３）を信号線３４を介してＤＭＡ制御装置２０ａ内の入
出力命令バッファ２２ａに送出する。次に、この情報を
マイクロプロセッサ２５が君号線２３を介して受は取る
と、その値に基づいて主記憶装置１２中のアクセスすべ
きアドレスを計算し、信号線２７を通してＲＡＭで構成
されるアドレステーブル２９に順次に書き込む。アドレ
ステーブル２９の内容は第３図に示されており、上記Ｒ
ＡＭが持つアドレス順に、各レコードのキ一部の主記憶
装置１２中のアドレスが格納されることになる。次に、
主記憶装置１２のアクセスは、始めにアドレステーブル
２９の先頭アドレスの内容（Ａ ＋ Ｄｔ ）が信号線
３１を介してアドレスレジスタ２４に設定され、その主
記憶装置１ｔｌＺ中のアドレスによって、メモリブロッ
ク１４中の目的のキ一部に１の最初の単位が、システム
バスインタフェース信号線１３、システムバス１６．デ
ータバス３８を介してＤＭＡ制御装置２０ａ内のデータ
転送制御部３２及びデータ転送路４０を通して池の装置
ｔ５０に転送される。
次に、アドレステーブル２９のＲＡＭのアドレスが＋１
され、その内容（Ａ＋Ｄ、＋１）が同様にアドレスレジ
スタ２４に設定され、上記の経路でデータが転送される
。これにより、キ一部に、の転送が終了し、以下同様に
アドレステーブル２９の内容を１１１次にアドレスレジ
スタ２４に設定スることにより、ｌレコード中のキ一部
に１． Ｋｔ 、 Ｋｇの内容の転送が終了する。この
ような動作をＮ回繰り返すことにより１．ＪＥ２図（ｂ
）に示すデータが主記憶装置１２から他の°ｆｃｒＩｔ
５０に伝送されたことζζなる。
され、その内容（Ａ＋Ｄ、＋１）が同様にアドレスレジ
スタ２４に設定され、上記の経路でデータが転送される
。これにより、キ一部に、の転送が終了し、以下同様に
アドレステーブル２９の内容を１１１次にアドレスレジ
スタ２４に設定スることにより、ｌレコード中のキ一部
に１． Ｋｔ 、 Ｋｇの内容の転送が終了する。この
ような動作をＮ回繰り返すことにより１．ＪＥ２図（ｂ
）に示すデータが主記憶装置１２から他の°ｆｃｒＩｔ
５０に伝送されたことζζなる。
なお、上記実施例では、主記憶装置１２中のデータ構造
として、固定長のレコード構造とその中のキ一部の抽出
ζこついて述べたが、データ構造として、特にレコード
構造である必要はなく、容易にアドレスの計算が可能で
ある場合についても、上記実施例の変更なしにＤＭＡ制
＃制置装置２０ａ内イクロプロセッサ２５のプログラム
の変更によって青石できるものである。
として、固定長のレコード構造とその中のキ一部の抽出
ζこついて述べたが、データ構造として、特にレコード
構造である必要はなく、容易にアドレスの計算が可能で
ある場合についても、上記実施例の変更なしにＤＭＡ制
＃制置装置２０ａ内イクロプロセッサ２５のプログラム
の変更によって青石できるものである。
この発明は以上説明したとおり、成子計算機システムの
ＤＭＡ制御装置において、ＤＭＡ制御装置内のアドレス
パターン発生回路を、主記憶装置中のデータ構造に対応
してプログラムＩｖｌＩ＃が可能であるように構成した
ので、中央処理装置による主記憶装置中でのデータ構造
の再配置の負荷を軽減でき、また、システムバスに余分
なデータを流す必要がなくなることによるシステムバス
の負荷を軽減でき、さらに、計算機システムの大幅なシ
ステムスループットの向上が計れるなどの優れた効果を
奏するものである。
ＤＭＡ制御装置において、ＤＭＡ制御装置内のアドレス
パターン発生回路を、主記憶装置中のデータ構造に対応
してプログラムＩｖｌＩ＃が可能であるように構成した
ので、中央処理装置による主記憶装置中でのデータ構造
の再配置の負荷を軽減でき、また、システムバスに余分
なデータを流す必要がなくなることによるシステムバス
の負荷を軽減でき、さらに、計算機システムの大幅なシ
ステムスループットの向上が計れるなどの優れた効果を
奏するものである。
第１図はこの発明の一実施例である電子計算機システム
のＤＭＡ制＃制置装置すブロック構成図、第２図は、第
１図の上記Ｃ＠装置中のデータ構造と目的とする抽出部
の一例を示す図、第３図は、第１図のアドレステーブル
の内容の一例を示す図、第４図は従来の電子計算機シス
テムのＤＭＡ制御装置を示すブロック構成図である。 図において、１０・・・中央処理装置（ＣＰＵ）、１１
．１３・・・システムバスインタフェース信号線、１２
・・・主記憶装置、１４・・・メモリブロック、１６・
・・システムバス、２０，２０ａ・・・Ｄ Ｍ Ａ Ｉ
Ｉ御装置、２２ａ・・・入出力命令バッファ、２３，２
７，２８゜３０．３１．３４・・・信号線、２４・・・
アドレスレジスタ（ＡＤＨ）、２５・・・マイクロプロ
セッサ、２６・・・データカウントレジスタ（ＤＣＲ）
、２９・・・アドレステーブル、３２・・・データ転送
制御部、３６・・・アドレスバス、３８・・・データバ
ス、４０・・・データ転送路、５０・・・池の装置であ
る。 なお、各図中、同一符号は同一、又は相当部分を示す。
のＤＭＡ制＃制置装置すブロック構成図、第２図は、第
１図の上記Ｃ＠装置中のデータ構造と目的とする抽出部
の一例を示す図、第３図は、第１図のアドレステーブル
の内容の一例を示す図、第４図は従来の電子計算機シス
テムのＤＭＡ制御装置を示すブロック構成図である。 図において、１０・・・中央処理装置（ＣＰＵ）、１１
．１３・・・システムバスインタフェース信号線、１２
・・・主記憶装置、１４・・・メモリブロック、１６・
・・システムバス、２０，２０ａ・・・Ｄ Ｍ Ａ Ｉ
Ｉ御装置、２２ａ・・・入出力命令バッファ、２３，２
７，２８゜３０．３１．３４・・・信号線、２４・・・
アドレスレジスタ（ＡＤＨ）、２５・・・マイクロプロ
セッサ、２６・・・データカウントレジスタ（ＤＣＲ）
、２９・・・アドレステーブル、３２・・・データ転送
制御部、３６・・・アドレスバス、３８・・・データバ
ス、４０・・・データ転送路、５０・・・池の装置であ
る。 なお、各図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 電子計算機システムのＤＭＡ制御装置において、中央処
理装置が入出力命令を発行する時に、主記憶装置のデー
タ構造を示す情報を前記ＤＭＡ制御装置に伝達し、その
情報に基づいて、前記ＤＭＡ制御装置はアクセスすべき
前記主記憶装置のアドレスパターンを計算し、そのアド
レスパターンにしたがつて、前記主記憶装置のメモリブ
ロックの中から目的の部分の抽出を行い、その抽出され
た部分を外部の装置に転送することを特徴とする電子計
算機システムのＤＭＡ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8961186A JPS62245464A (ja) | 1986-04-18 | 1986-04-18 | 電子計算機システムのｄｍａ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8961186A JPS62245464A (ja) | 1986-04-18 | 1986-04-18 | 電子計算機システムのｄｍａ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62245464A true JPS62245464A (ja) | 1987-10-26 |
Family
ID=13975544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8961186A Pending JPS62245464A (ja) | 1986-04-18 | 1986-04-18 | 電子計算機システムのｄｍａ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62245464A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0231265A (ja) * | 1988-07-21 | 1990-02-01 | Pfu Ltd | Ｄｍａ制御装置 |
-
1986
- 1986-04-18 JP JP8961186A patent/JPS62245464A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0231265A (ja) * | 1988-07-21 | 1990-02-01 | Pfu Ltd | Ｄｍａ制御装置 |
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