JPH02287750A - チャネル装置におけるアドレス変換方式 - Google Patents
チャネル装置におけるアドレス変換方式Info
- Publication number
- JPH02287750A JPH02287750A JP10756489A JP10756489A JPH02287750A JP H02287750 A JPH02287750 A JP H02287750A JP 10756489 A JP10756489 A JP 10756489A JP 10756489 A JP10756489 A JP 10756489A JP H02287750 A JPH02287750 A JP H02287750A
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- memory
- microprocessor
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- Pending
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- 238000006243 chemical reaction Methods 0.000 title claims description 10
- 238000000034 method Methods 0.000 claims description 9
- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 241000277269 Oncorhynchus masou Species 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明はＣＰＵによって指示された転送開始仮想アドレ
スをもとにダイナミックに実アドレスを切換えながらＤ
ＭＡ転送を行なうチャネル装置におけるアドレス変換方
式に関する。
スをもとにダイナミックに実アドレスを切換えながらＤ
ＭＡ転送を行なうチャネル装置におけるアドレス変換方
式に関する。
（従来の技術）
仮想記憶方式の情報処理システムに設けられるチャネル
装置は、一般にアドレス変換機構を有している。このア
ドレス変換機構には、主記憶の実ページアドレスを保持
するメモリが設けられており、チャネル装置はこのメモ
リをアドレス変換テーブルとして用いることで、ダイナ
ミックに実アドレスを切換えながらＤＭＡ転送を行なう
ようになっている。ここで、第２図を参照して従来のＤ
ＭＡ転送を行なうチャネル装置におけるアドレス変換方
式について説明する。同図において、１１は転送先アド
レスの上位アドレス、つまりページの物理アドレスを保
持するアドレスレジスタ、１２は転送先アドレスの下位
アドレス、つまりページ内オフセット値を保持するアド
レスレジスタである。このアドレスレジスタ１１．１２
により転送先の物理アドレスが指定される。上記アドレ
スレジスタ１１に保持されるページの物理アドレスはメ
モリ（ＤＡＴＲＡＭ） １３に記憶される。このメモリ
１３は３２個のエントリを有してり、このエントリに上
記ページの物理アドレスが記憶される。上記エントリは
５ビツトよりなるアドレスカウンタ１４により特定され
る。また、アドレスカウンタ１５によりページ内オフセ
ット値が計数される。このアドレスカウンタ１５の計数
値は上記メモリ１２に保持される。上記アドレスカウン
タ１５からキャリーがでると、上記アドレスカウンタ１
４が歩進される。上記キャリーはチャネル制御用のマイ
クロブセッサ１６に入力される。このマイクロプロセッ
サ１６は物理アドレスを予め計算しておき、マイクロプ
ロセッサのプログラム／データ用メモリ１７に記憶させ
る。
装置は、一般にアドレス変換機構を有している。このア
ドレス変換機構には、主記憶の実ページアドレスを保持
するメモリが設けられており、チャネル装置はこのメモ
リをアドレス変換テーブルとして用いることで、ダイナ
ミックに実アドレスを切換えながらＤＭＡ転送を行なう
ようになっている。ここで、第２図を参照して従来のＤ
ＭＡ転送を行なうチャネル装置におけるアドレス変換方
式について説明する。同図において、１１は転送先アド
レスの上位アドレス、つまりページの物理アドレスを保
持するアドレスレジスタ、１２は転送先アドレスの下位
アドレス、つまりページ内オフセット値を保持するアド
レスレジスタである。このアドレスレジスタ１１．１２
により転送先の物理アドレスが指定される。上記アドレ
スレジスタ１１に保持されるページの物理アドレスはメ
モリ（ＤＡＴＲＡＭ） １３に記憶される。このメモリ
１３は３２個のエントリを有してり、このエントリに上
記ページの物理アドレスが記憶される。上記エントリは
５ビツトよりなるアドレスカウンタ１４により特定され
る。また、アドレスカウンタ１５によりページ内オフセ
ット値が計数される。このアドレスカウンタ１５の計数
値は上記メモリ１２に保持される。上記アドレスカウン
タ１５からキャリーがでると、上記アドレスカウンタ１
４が歩進される。上記キャリーはチャネル制御用のマイ
クロブセッサ１６に入力される。このマイクロプロセッ
サ１６は物理アドレスを予め計算しておき、マイクロプ
ロセッサのプログラム／データ用メモリ１７に記憶させ
る。
つまり、チャネル装置に対する転送アドレスの指示が仮
想アドレスでされると、マイクロプロセッサ１６は対応
する物理アドレスを計算して、メモリ１３の空きエント
リに記憶させる。そして、カウンタ１４にメモリ１３の
アドレス、カウンタ１５にページ内オフセット値がセッ
トされて、ＤＭＡか起動される。これにより、カウンタ
１５は順次歩進されて、その計数値はページ内オフセッ
ト値としてアドレスレジスタ１２に保持される。また、
カウンタ１５からキャリーが出ると、カウンタ１４が歩
進され、メモリ１３に記憶される次のページの物理アド
レスが読み出され、上記アドレスレジスタ１１にセット
される。また同時に、上記キャリーによりマイクロプロ
セッサ１６に割込みがかけられて、マイクロプロセッサ
１６がすでに計算してメモリ１７に記憶させておいたペ
ージの物理アドレスが今まで使用していたメモリ１３の
エントリに転送される。
想アドレスでされると、マイクロプロセッサ１６は対応
する物理アドレスを計算して、メモリ１３の空きエント
リに記憶させる。そして、カウンタ１４にメモリ１３の
アドレス、カウンタ１５にページ内オフセット値がセッ
トされて、ＤＭＡか起動される。これにより、カウンタ
１５は順次歩進されて、その計数値はページ内オフセッ
ト値としてアドレスレジスタ１２に保持される。また、
カウンタ１５からキャリーが出ると、カウンタ１４が歩
進され、メモリ１３に記憶される次のページの物理アド
レスが読み出され、上記アドレスレジスタ１１にセット
される。また同時に、上記キャリーによりマイクロプロ
セッサ１６に割込みがかけられて、マイクロプロセッサ
１６がすでに計算してメモリ１７に記憶させておいたペ
ージの物理アドレスが今まで使用していたメモリ１３の
エントリに転送される。
（発明が解決しようとする課題）
このように、キャリーが出る毎に、マイクロプロセッサ
１６に割込みがかけられて、メモリ１７に記憶される次
のページの物理アドレスが読み出されてメモリ１３のエ
ントりに記憶させることにより、ダイナミックにアドレ
ス変換していた。つまり、１ペ一ジ分のデータが転送さ
れる毎に、マイクロプロセッサ１６に割込みがかけられ
るので、マイクロプロセッサ１６の負荷が増加するとと
もに、アドレス変換のために必要なハードウェア、つま
りメそり１３．１７が必要であり、部品点数が増加する
という問題点がある。
１６に割込みがかけられて、メモリ１７に記憶される次
のページの物理アドレスが読み出されてメモリ１３のエ
ントりに記憶させることにより、ダイナミックにアドレ
ス変換していた。つまり、１ペ一ジ分のデータが転送さ
れる毎に、マイクロプロセッサ１６に割込みがかけられ
るので、マイクロプロセッサ１６の負荷が増加するとと
もに、アドレス変換のために必要なハードウェア、つま
りメそり１３．１７が必要であり、部品点数が増加する
という問題点がある。
本発明は上記の点に鑑みてなされたもので、その目的は
高性能かつ経済的にＣＰＵによって指示された転送開始
仮想アドレスをもとにダイナミックに実アドレスを切換
えながらＤＭＡ転送を行なうチャネル装置におけるアド
レス変換方式を提供することにある。
高性能かつ経済的にＣＰＵによって指示された転送開始
仮想アドレスをもとにダイナミックに実アドレスを切換
えながらＤＭＡ転送を行なうチャネル装置におけるアド
レス変換方式を提供することにある。
［発明の構成コ
（課題を解決するための手段及び作用）チャネル制御用
のマイクロプロセッサを備え、ＣＰＵによって指示され
た転送開始アドレスをもとにダイナミックに実アドレス
に切換えながらＤＭＡ （ダイレフＩ・・メモリ・アク
セス）転送を行なうチャネル装置において、上記マイク
ロプロセッサにより計算された実ページアドレスを記憶
するメモリと、上記実アドレスのページ内オフセットを
発生するアドレスカウンタと、ＤＭＡ転送サイクル時に
転送先のアドレスを保持するラッチと、上記アドレスカ
ウンタからのキャリー信号により上記マイクロプロセッ
サのバス制御下にあるメモリから次の実ページアドレス
を上記ラッチに書込むＤＭＡコントローラとを具備した
ことを特徴とするチャネル装置におけるアドレス変換方
式以下、図面を参照して本発明の一実施例について説明
する。第１図は同実施例に係わるＤＭＡ転送を行なうチ
ャネル装置におけるアドレス変換方式が実施されるアド
レス変換回路の一例を示すものである。同図において、
２１は転送先アドレスの上位アドレス、つまりページの
物理アドレスを保持するアドレスレジスタであり、レジ
スタ２１ａ及び２１ｂに分割してその物理アドレスを記
憶している。また、２２は転送先アドレスの下位アドレ
ス、つまりページ内オフセット値を保持するアドレスレ
ジスタである。このアドレスレジスタ２１．２２により
転送先の物理アドレスが指定される。上記アドレスレジ
スタ２１はバスＢに接続される。このバスＢにはページ
の物理アドレス及び後述するマイクロプロセッサ２６の
プログラム／データが記憶されるメモリ２３が接続され
ている。さらに、上記アドレスレジスタ２２にはＤＭＡ
転送毎に歩進されるカウンタ２４の計数値が人力される
。このカウンタ２４は上記バスＢに接続されると共に、
カウンタ２４のキャリー信号ｃ （ＤＭＡ転送要求）は
ＤＭＡ制御部（ＤＭＡＣ）２５に入力される。このＤＭ
Ａ制御部２５はバスＢに接続され、上記キャリー信号Ｃ
が入力されると、上記メモリ２３からページの物理アド
レスを読み出ｊ２て上記アドレスレジスタ２１に転送す
る。
のマイクロプロセッサを備え、ＣＰＵによって指示され
た転送開始アドレスをもとにダイナミックに実アドレス
に切換えながらＤＭＡ （ダイレフＩ・・メモリ・アク
セス）転送を行なうチャネル装置において、上記マイク
ロプロセッサにより計算された実ページアドレスを記憶
するメモリと、上記実アドレスのページ内オフセットを
発生するアドレスカウンタと、ＤＭＡ転送サイクル時に
転送先のアドレスを保持するラッチと、上記アドレスカ
ウンタからのキャリー信号により上記マイクロプロセッ
サのバス制御下にあるメモリから次の実ページアドレス
を上記ラッチに書込むＤＭＡコントローラとを具備した
ことを特徴とするチャネル装置におけるアドレス変換方
式以下、図面を参照して本発明の一実施例について説明
する。第１図は同実施例に係わるＤＭＡ転送を行なうチ
ャネル装置におけるアドレス変換方式が実施されるアド
レス変換回路の一例を示すものである。同図において、
２１は転送先アドレスの上位アドレス、つまりページの
物理アドレスを保持するアドレスレジスタであり、レジ
スタ２１ａ及び２１ｂに分割してその物理アドレスを記
憶している。また、２２は転送先アドレスの下位アドレ
ス、つまりページ内オフセット値を保持するアドレスレ
ジスタである。このアドレスレジスタ２１．２２により
転送先の物理アドレスが指定される。上記アドレスレジ
スタ２１はバスＢに接続される。このバスＢにはページ
の物理アドレス及び後述するマイクロプロセッサ２６の
プログラム／データが記憶されるメモリ２３が接続され
ている。さらに、上記アドレスレジスタ２２にはＤＭＡ
転送毎に歩進されるカウンタ２４の計数値が人力される
。このカウンタ２４は上記バスＢに接続されると共に、
カウンタ２４のキャリー信号ｃ （ＤＭＡ転送要求）は
ＤＭＡ制御部（ＤＭＡＣ）２５に入力される。このＤＭ
Ａ制御部２５はバスＢに接続され、上記キャリー信号Ｃ
が入力されると、上記メモリ２３からページの物理アド
レスを読み出ｊ２て上記アドレスレジスタ２１に転送す
る。
また、このＤＭＡ制御部２５には上記バスＢにも接続さ
れるマイクロプロセッサ２６が接続されており、＋１０
１．Ｉ）／ ＩＩ ＯＬ Ｄ Ａ信号か送受される。こ
のマイクロプロセッサ２６はチャネルの制御及びホスト
ＤＭＡアドレスの仮想アドレスから物理ページアドレス
への変換を行なっている。
れるマイクロプロセッサ２６が接続されており、＋１０
１．Ｉ）／ ＩＩ ＯＬ Ｄ Ａ信号か送受される。こ
のマイクロプロセッサ２６はチャネルの制御及びホスト
ＤＭＡアドレスの仮想アドレスから物理ページアドレス
への変換を行なっている。
次に、上記のように）１−１成された本発明の一実施例
の動作について説明する。ます、マイクロプロセッサ２
６はホストＤＭＡアドレスの仮想ページアドレスから物
理ページアドレスへの変換を行なって、その物理ページ
アドレスをメモリ２３に記憶しておく。そして、アドレ
スレジスタ２１に最初のホストＤＭＡ物理アドレスをセ
ットシ、ベージ内オフセットをカウンタ２４にセットし
て、主メモリとの間のＤＭＡ転送サイクルをスタートさ
せる。そして、カウンタ２４が歩進されて順次転送先の
物理アドレスが更新されて、ＤＭＡ転送が実行される。
の動作について説明する。ます、マイクロプロセッサ２
６はホストＤＭＡアドレスの仮想ページアドレスから物
理ページアドレスへの変換を行なって、その物理ページ
アドレスをメモリ２３に記憶しておく。そして、アドレ
スレジスタ２１に最初のホストＤＭＡ物理アドレスをセ
ットシ、ベージ内オフセットをカウンタ２４にセットし
て、主メモリとの間のＤＭＡ転送サイクルをスタートさ
せる。そして、カウンタ２４が歩進されて順次転送先の
物理アドレスが更新されて、ＤＭＡ転送が実行される。
ところで、カウンタ２４からキャリー（Ｇ号ＣがＤＭＡ
制御部２５に出力されると、ＤＭＡ制御部２５はこれを
ページ切換え要求として受取り、マイクロプロセッサ２
６との間（Ｄ ＨＯＬＤ／ ＨＯｌ、、ＤＡ ラインと
のハンドシユークにより、マイクロプロセッサ２６から
バスの制御権を取得し、メモリ２３に格納されている次
の仮想ページに対応した物理ペジアドレスをアト（メス
１ノジスタ２１に転送する。
制御部２５に出力されると、ＤＭＡ制御部２５はこれを
ページ切換え要求として受取り、マイクロプロセッサ２
６との間（Ｄ ＨＯＬＤ／ ＨＯｌ、、ＤＡ ラインと
のハンドシユークにより、マイクロプロセッサ２６から
バスの制御権を取得し、メモリ２３に格納されている次
の仮想ページに対応した物理ペジアドレスをアト（メス
１ノジスタ２１に転送する。
これにより、次のページのＤＭＡ転送に使用する物理ペ
ージアドレスがアドレスレジスタ２１に設定される。以
下、カウンタ２４が歩進されて順次転送先の物理アドレ
スが更新されて、ＤＭＡ転送が実行される。そして、再
度カウンタ２４からキャリー信号Ｃが出力されると、同
様にしてアドレスレジスタ２１に次の物理ページアドレ
スが設定される。
ージアドレスがアドレスレジスタ２１に設定される。以
下、カウンタ２４が歩進されて順次転送先の物理アドレ
スが更新されて、ＤＭＡ転送が実行される。そして、再
度カウンタ２４からキャリー信号Ｃが出力されると、同
様にしてアドレスレジスタ２１に次の物理ページアドレ
スが設定される。
［発明の効果］
以上詳述したように本発明によれば、従来必要であった
ＤＡＴＲＡＭを不要として、マイクロプロセッサのメモ
リで共有するようにしたので、部品点数の減少によりコ
ストダウンをπすることかできる。
ＤＡＴＲＡＭを不要として、マイクロプロセッサのメモ
リで共有するようにしたので、部品点数の減少によりコ
ストダウンをπすることかできる。
さらに、物理ページアドレスのアドレスレジスタへの供
給をＤＭＡ処理により行なうことにより、ＤＭＡ転送処
理速度を高速化させることかできる。
給をＤＭＡ処理により行なうことにより、ＤＭＡ転送処
理速度を高速化させることかできる。
第１図は本発明に係わるアドレス変換方式が実施される
変換回路の一例を示すブロック図、第２図は従来のアド
レス変換方式が実施される変換回路の一例を示すブロッ
ク図である。 ２１．２２・・・アドレスレジスタ、２３・・メモリ、
２４・・・カウンタ、２５・・・ＤＭＡ制御部、２６マ
イクロプロセツサ。 出願人代理人 弁理士 鈴江武彦
変換回路の一例を示すブロック図、第２図は従来のアド
レス変換方式が実施される変換回路の一例を示すブロッ
ク図である。 ２１．２２・・・アドレスレジスタ、２３・・メモリ、
２４・・・カウンタ、２５・・・ＤＭＡ制御部、２６マ
イクロプロセツサ。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- チャネル制御用のマイクロプロセッサを備え、ＣＰＵに
よって指示された転送開始アドレスをもとにダイナミッ
クに実アドレスに切換えながらＤＭＡ（ダイレクト・メ
モリ・アクセス）転送を行なうチャネル装置において、
上記マイクロプロセッサにより計算された実ページアド
レスを記憶するメモリと、上記実アドレスのページ内オ
フセットを発生するアドレスカウンタと、ＤＭＡ転送サ
イクル時に転送先のアドレスを保持するラッチと、上記
アドレスカウンタからのキャリー信号により上記マイク
ロプロセッサのバス制御下にあるメモリから次の実ペー
ジアドレスを上記ラッチに書込むＤＭＡコントローラと
を具備したことを特徴とするチャネル装置におけるアド
レス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10756489A JPH02287750A (ja) | 1989-04-28 | 1989-04-28 | チャネル装置におけるアドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10756489A JPH02287750A (ja) | 1989-04-28 | 1989-04-28 | チャネル装置におけるアドレス変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02287750A true JPH02287750A (ja) | 1990-11-27 |
Family
ID=14462369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10756489A Pending JPH02287750A (ja) | 1989-04-28 | 1989-04-28 | チャネル装置におけるアドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02287750A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000039685A1 (en) * | 1998-12-23 | 2000-07-06 | Axis Ab | Flexible memory channel |
| GB2365248B (en) * | 1999-05-17 | 2003-06-04 | Omicron Ceti Ab | Device for changing channels in a digital television reception system |
-
1989
- 1989-04-28 JP JP10756489A patent/JPH02287750A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000039685A1 (en) * | 1998-12-23 | 2000-07-06 | Axis Ab | Flexible memory channel |
| GB2365248B (en) * | 1999-05-17 | 2003-06-04 | Omicron Ceti Ab | Device for changing channels in a digital television reception system |
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