JPH0380356A - データ転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 処理装置とＩ／Ｏ装置との間にアダプタ装置をそなえて
、当該アダプタ装置がデータ転送に当って中間バッファ
を用いるデータ処理システムにおけるデータ転送制御方
式に関し。

転送データのバイト・カウントの値が小さい場合におけ
る転送時間をより低減することを目的とし。

アダプタ装置内に、転送データのバイト・カウントの値
を判定する機能を有するアダプタ制御回路と、前記中間
バッファにくらべて転送に要する時間ロスの小さいデー
タ・レジスタと、前記中間バッファによる転送ルートと
前記データ・レジスタによる転送ルートとを切り替える
データ・バス切替回路とが少なくとももうけられて構成
する。

〔産業上の利用分野〕

本発明は、処理装置とＩ／Ｏ装置との間にアダプタ装置
をそなえて、当該アダプタ装置がデータ転送に当って中
間バッファを用いるデータ処理システムにおけるデータ
転送制御方式峠関する。

前記中間バッファは、インタフェースのスピードや転送
データ幅などの違いをアダプタ装置内で吸収するために
有効なものである。しかし、転送データのデータ量が少
ない場合には改善の余地がある。

〔従来の技術〕

従来から前記アダプタ装置内に中間バッファがもうけら
れており、インタフェースのスピードや転送データ幅な
どの違いを吸収するようにされている。そして、転送デ
ータのデータ量が十分に大である場合には、中間バッフ
ァにおける転送時間のロスは殆ど問題となることはない
。

〔発明が解決しようとする課題〕

しかし、転送データのデータ量が例えば／Ｏバイト以下
であるような場合には、転送時間に占める前記ロス時間
の比率が高くなり、転送効率が低下する。即ち、前記中
間バッファとして用いられるＦｉＦ○やＲＡＭなどのメ
モリにおいては入出力の動作を行うためにアドレスによ
るアクセスなどを要することから９前記転送効率が低下
する。

本発明は、転送データのバイト・カウント値が小さい場
合における転送時間をより低減することを目的としてい
る。

〔課題を解決するための手段〕

第１図は本発明の原理構成図を示す０図中の符号ｌは処
理装置、２はアダプタ装置、３はＩ／Ｏ装置、２１は中
間バッファ、２２はインタフェース部であってデータ・
ドライバ／データ・レシーバの役割をもつもの、２３は
アダプタ制御回路。

２４はデータ・バス切替回路、２５はデータ・レジスタ
を表している。

データ・レジスタ２５は、中間バッファ２１にくらべて
、転送に際しての転送時間が少なくて足りるものであり
２例えば複数段のフリップ・フロップによって構成され
る。

アダプタ制御回路２３は、処理装置１からアダプタ制御
命令を受け、いわばＤＭＡによって、データを処理装置
１側からＩ／Ｏ装置３側へ、あるいはＩ／Ｏ装置３側か
ら処理装置１側へ転送する制御を行う、これに応じて、
インタフェース部２２は、データ・ドライバとして働く
か、データ・レシーバとして働くかが指示される。

本発明の場合には、前記アダプタ制御命令の中に含まれ
ているバイト・カウントの値を判断し。

アダプタ制御回路２３がデータ・バス切替回路２４を制
御し、データが中間バッファ２１を経由するかデータ・
レジスタ２５を経由するかを切り替えるようにする。

〔作　用〕

前記アダプタ制御命令には、（ｉ）コマンド（ＣＭ）（
ｔｉ）バイト・カウント（ＢＣ）（ｉｎ）データ・アド
レス（ＤＡ）が含まれている。アダプタ制御回路２３は
、前記バイト・カウント（ＢＣ）を判断し、データ・バ
ス切替回路２４を制御し、データが中間バッファ２１を
経由するかデータ・レジスタ２５を経由するかを切り替
える。

前記バイト・カウント（ＢＣ）の値が例えば「／Ｏ」以
下である場合には、中間バッファ２１を経由するルート
を用いることなく、データ・レジスタ２５を経由するル
ートが用いられて転送時間のロスを少なくするようにさ
れる。

〔実施例］ 第２図はアダプタ制御回路の一実施例構成を示す０図中
の符号５１は処理装置・アダプタ間インタフェース部、
５２はマイクロ・プロセッサ。

５３はＲＯＭ／ＲＡＭ、５４はＤＭＡ制御部。

５５は内部バス、５６は処理装置間シーケンス制御部、
５７はアドレス送出部、５８はコマンド・バッファであ
って前記アダプタ制御命令がセットされるもの、５９は
Ｉ／Ｏインタフェース制御部であって第１図図示のイン
タフェース部２２を制御するもの、６０はデータ・レジ
スタ制御部であって第１図図示のデータ・レジスタ２５
を制御部するもの、６１はバッファ制御部であって第１
図図示の中間バッファ２ｉを制御するためのもの。

６２はＤＲＡＭ制御部であって前記中間バッファ２１が
ＤＲＡＭによって槽底されている場合に当該ＤＲＡＭを
制御するものを表している。

アダプタ制御命令は、コマンド・バッファ５８にセット
され、マイクロ・プロセッサ５２によって解読される。

そしてマイクロ・プロセッサ５２は、Ｉ／Ｏインタフェ
ース制御部５９やＤＭＡ制御部５４に指示を与え、デー
タ転送が行われる。

即ち、処理装置間シーケンス制御部５６と協同して、ア
ドレス送出部５７から転送データの格納されている（ま
たは転送データが格納される）アドレスが供給されつつ
、必要なデータ転送が行われる。このとき、前記アダプ
タ制御命令中のバイト・カウントの値にもとづいて、マ
イクロ・プロセッサ５２は、中間バッファ２１を経由す
るルートに対するバッファ制御部６１か、前記データ・
レジスタ２５を経由するルートに対するデータ・レジス
タ制御部６０かのいずれかを制御するようにする。そし
てＩ／Ｏインタフェース制御部５９によって、データ・
バス切替回路２４における切り替えを制御せしめる。

第３図は本発明の一実施例処理フローを示す。

処理■においてアダプタ制御命令（コマンド）を受信し
た際に、処理■においてコマンドを解読する。当該コマ
ンドがＩ／Ｏコマンド（Ｉ／Ｏ装置を制御するコマンド
）であった場合には処理■に進む、処理■において、前
記バイト・カウント（ＢＣ）の値が「ｌＯ」以下である
か否か調べられる。　　ｒｌＯＪ以下でなかった場合に
は処理■に進み。

当該処理■において中間バッファ２１が使用される。　
　ｒｌＯｊ以下であった場合には処理■に進み。

当該処理■においてデータ・レジスタ２５が使用される
。そして処理■においてＩ／Ｏインタフェース制御部５
９に対して起動がかけられる。

〔発明の効果〕

前述の如く９本発明によれば、転送データのデータ量が
小である場合に、中間バッファを経由するルートでなく
データ・レジスタを経由するルートが採用され、転送時
間のロスを低減する。そして　いずれのルートを採用す
るかについてアダプタ制御回路がマイクロ・プロセッサ
の処理によって必要な処理を実行しており、いずれのル
ートを経由する場合も、制御タイ逅ングを含む各種制御
を比較的簡単に行うことが可能となる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図はアダプタ制御回
路の一実施例構成、第３図は本発明の一実施例処理フロ
ーを示す。 図中、１は処理装置、２はアダプタ装置、３はＩ／Ｏ装
Ｌ　　：２Ｌは中間バッファ、２２はインタフェース部
、２３はアダプタ制御回路、２４はデータ・バス切替回
路、２５はデータ・レジスタを表す。

Claims (1)

1. 【特許請求の範囲】 処理装置（１）と、Ｉ／Ｏ装置（３）と、前記処理装置
   （１）と前記Ｉ／Ｏ装置（３）との間を結合するアダプ
   タ装置（２）とを有するデータ処理システムにおいて、 前記アダプタ装置（２）は、少なくとも、データ転送に
   関する整合を図るためにもうけられた中間バッファ（２
   １）をそなえると共に、アダプタ制御回路（２３）と、
   前記中間バッファ（２１）にくらべてデータ転送に当っ
   ての遅延時間が少なくて足りるデータ・レジスタ（２５
   ）と、前記アダプタ制御回路（２３）からの指示にもと
   づいて前記中間バッファ（２１）を用いて転送するか前
   記データ・レジスタ（２５）を用いて転送するかを切り
   替えるデータ・バス切替回路（２４）とをそなえてなり
   、 かつ、前記アダプタ制御回路（２３）は、少なくとも、
   前記処理装置（１）と前記Ｉ／Ｏ装置（３）との間のデ
   ータ転送を制御する機能をもつと共に、前記データ転送
   に当って前記処理装置（１）から指示されるアダプタ制
   御命令に含まれる転送データのバイト・カウントの値を
   判定して前記データ・バス切替回路（２４）を切り替え
   る機能をもつよう構成されてなる ことを特徴とするデータ転送制御方式。