JPS60179838A - デ−タ処理システムにおいてデ−タを通信するための調整可能なバツフア装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般に、デジタルデータ処理システムに係り
、特に、このようなデータ処理システムに使用されるバ
ッファ装置に係る。より詳細には、本発明は、記憶位置
の数を調整できるが又はサイズを調整できるような先入
れ先出し式のバッファを提供する。これは、バッファを
介しての２つの素子間でのデータ転送を容易にすること
ができる。というのは、転送されているデータワードの
数が全バッファ内の位置数より少ない場合に、最初にロ
ードされたデータワードが、全てのデータワードがバッ
ファに完全にロードされた後に、バッファの出力端に現
れて、受信モジュールへの送信に利用できるように、バ
ッファ内の位置数を減少できるからである。このように
して、本発明では、データワードがバッファにロードさ
れた後にデータが受信位置へ送られるまでバッファ内の
記憶位置を介してデータワードを歩進させる時間を費や
ないようにする。

従来の技術 デジタルデータ処理システムは、一般に、３つの基本的
な要素、即ち、メモリ要素と、入／出力要素と、プロセ
ッサ要素とを備えており、これらは全て１つ以上のバス
によって相互接続されている。メモリ要素は、アドレス
可能な記憶位置にデータを記憶する。このデータは、オ
ペランドと、これを処理するための命令とを含んでいる
。プロセッサ要素は、データをメモリ要素に転送したり
或いはメモリ要素からフェッチしたりし、入って来るデ
ータを命令又はオペランドとして解読し、そして命令に
基づいてオペランドを処理する。その結果は、メモリ素
子内のアドレスされた位置に記憶される。又、入／出力
素子は、データをシステムへ転送したりシステムから処
理済みデータを得たりするためにメモリ素子と通信する
。入／出力素子は、通常、プロセッサ要素からこれに送
られた制御情報に基づいて動作する。入／出力要素は、
例えば、プリンタや、テレタイプライタや、キーボード
や、ビデオディスプレイターミナルを含むと共に、ディ
スク駆動装置又はテープ駆動装置のような二次データ記
憶装置も含む。

データ処理システムにおいては、このシステムを構成し
ている種々の要素間での通信の同期をとるためにバッフ
ァを使用するのが一般的である。

これらのバッファは、「スタック」即ち後入れ先出しく
Ｌ　Ｉ　ＦＯ）バッファであり、受信モジュールは、送
信モジュールによってロードされたものと逆の順序でデ
ータワードを検索する。或いは又、バッファは、先入れ
先出しくＦＩＦＯ）記憶素子でもよく、この場合は受信
モジュールは、送信モジュールによってロードされた順
序でデータワードを受け取る。成る場合には、バッファ
は、データワードを１つしか記憶することができない。

このような場合、ＬＩＦＯバッファとＦＩＦＯバッファ
は、実際上、同じである。他の場合には、バッファは、
各々１つのデータワードを記憶できる多数あ記憶位置を
有している。バッファの容量は、データを送信及び受信
する際のモジュールの速度及び２つのモジュール間で転
送することが予想されるデータの量を含む多数のファク
タに基づいて、設計者によって選択される。

多位置ＦＩＦＯバッファを介してデータ転送を行なう場
合には、データワードが典型的に直列に入力端にロード
され、バッファ内の全ての記憶位置を通してシフ１−さ
れ、そして出力端から送信される。バッファ内の全ての
位置を使用するに充分な量のデータワードの転送の場合
には、全てのデータがロードされた時にバッファの出力
端に受信モジュールのためのデータが現われる。然し乍
ら、バッファ内の全ての位置を占有するに充分な量のデ
ータワードの転送でない場合には、受信モジュールがデ
ータワードの受信を開始できるまでに、バッファ制御器
がバッファを通してその出力端へデータワードをシフト
できねばならない。

一方、スタックバッファ即ちＬＩＦ○バッファには、こ
のような問題がない。スタックバッファの場合は、出力
端と入力端が同じであり、データワードを出力端に到達
させるためにバッファを通してシフトさせる必要はない
。然し乍ら、スタックバッファを成る環境で用いた場合
には、２つの問題が生じる。先ず第１に、モジュールに
よってスタックバッファから受け取られるプーラワード
の順序が、これらがバッファにロードされた順序とは逆
になる。受信モジュールに対して順序が重要な場合には
、このバッファ作用の制約に留意して設計を行なわねば
ならない。第２に、入力端と出力端とが同じであるから
、成る時間に１つのモジュール、即ち、送信又は受信モ
ジュールの一方のみがスタックバッファを使用して、デ
ータのロード又は検索のいずれかを行なうことしかでき
ない。ＦＩＦＯバッファでは、このような制約が存在せ
ず、送信モジュールがＦＩＦＯバッファの入力端にデー
タをロードするのと同時に受信モジュールがここからデ
ータを受け取ることができる。

発明の構成 本発明は、送信ユニットから受信ユニットへのデータ転
送に対してバッファ作用を与える先入れ先出し即ちＦＩ
ＦＯバッファであって、バッファの空き位置を介してそ
の出力端へデータワードを歩進させる必要なく受信ユニ
ットがバッファからデータワードを直ちに取り出せるよ
うにする新規で且つ改良されたＦＩＦＯバッファを提供
する。

データワードは、送信ユニットによ、す、多数の選択さ
れたサイズの内の１つのサイズのブロックとして送信さ
れ、送信ユニットは、転送されつ＼あるブロック内のデ
ータワードの数を識別するデータと共に信号を送信する
。バッファ制御回路は、ブロックサイズ識別信号を受け
取り、ブロック内の全てのデータワードを記憶するため
にバッファ内に必要とされる記憶位置の数を決定する。

バッファ制御回路は、出力端から成る選択された数の記
憶位置−この位置数はブロック内のデータワードの数に
等しい−である記憶位置から始めてバッファにデータワ
ードをロードすることができる。

従って、受信ユニットがデータを受け取ろうとする時に
は、最初のデータワードがバッファの出力端にあり、受
信モジュールは、出力端からデータワードを得るために
バッファを通してデータワードをシフトする必要がない
。

本発明は、特許請求の範囲に特に指摘する。

本発明の上記及び更に別の目的並びに効果は、添付図面
を参照した以下の詳細な説明より理解されよう。

実施例 第１図に例示されたように、本発明のデータ処理システ
ムの基本的な要素は、中央処理ユニット（プロセッサ）
１０と、メモリユニット１１と、入／出力要素１２とを
備えている。プロセッサ１０は、メモリユニット１１の
アドレス可能な記憶位置に記憶された命令を実行する。

命令は、オペランドに対して実行さるべき演算を識別し
、オペランドもメモリユニットのアドレス可能な位置に
記憶されている。命令及びオペランドは、必要な時にプ
ロセッサ１０によってフェッチされ、処理されたデータ
は、メモリユニットに返送される。

又、プロセッサ１０は、入／出力要素内のユニットに制
御情報を送信し、これらユニットが、メモリユニット１
１へのデータの転送もしくはメモリユニット１１からの
データの検索のような選択されだ動作を実行できるよう
にする。このようなデータは、命令であるか、メモリユ
ニットへ送信されるオペランドであるか、或いは、記憶
もしくは表示のためにメモリから検索される処理済みデ
ータである。

オペレータコンソール１３は、オペレータのインターフ
ェイスとして働く。このコンソールは、オペレータがデ
ータを検査及び蓄積したり、中央処理ユニット１０の動
作を停止したり、或いは、一連の命令を介して中央処理
ユニットを歩進させてこれに応じてプロセッサの応答を
決定したりすることができるようにする。更に、コンソ
ールは、オペレータがブートストラップシーケンスによ
ってシステムを初期化したり、全データ処理システムに
対して種々の診断試験を実行したりできるようにする。

中央処理ユニット１０は、参照番号１４で一般的に示さ
れた多数のバスを介してメモリユニット１１に接続され
る。特に、中央処理ユニット１０は、メモリ制御器１５
に直結され、該制御器が次いでアレイバス１７を経て複
数のアレイ１６に接続される。特定の実施例においては
、メモリ制御器がキャッジメモリも収容している。メモ
リ制御器１５は、キャッジ又はアレイ１６のアドレスさ
れた位置の内容を検索したりそこに情報を一般のやり方
で記憶したりする回路を備えている。キャッジメモリは
、公知であり、ここではこれ以上詳細に説明しない。

データ処理システムは、ディスク及びテープの二次記憶
要素や、テレタイプライタや、キーボード及びビデオ表
示ターミナル等を含む多数の形式の入／出カニニットを
備えてもよい。これらのユニット２０は、入／出力バス
２１を経てバスアダプタ２２へ接続される。入／出力バ
ス２１は、本発明の譲受人に譲渡された「オーバーラツ
プシーケンス式データ処理システム用のバス」と題する
Ｊｏｈｎ　ｖ、　Ｌｅｖｙ氏等の米国特許第４，２３２
，３６６号に開示されたものでよい。他の形式の入／出
力バス−バスアダプタ２４に接続された入／出力バス２
３を含む−を用いて同様の入／出力ユニット（図示せず
）に接続してもよく、このようなバスは、１９７４年６
月４日に発行された「データ処理システム」と題するＪ
、’Ｃｏｈｅｎ氏等の米国特許第３，８１５，０９９号
に開示されたものである。

バスアダプタ２２及び２４は、アダプタバス２５を経て
メモリ制御器１５とデータをやり取りするように接続さ
れる。又、バスアダプタは、割込み要求／許可バス２６
によっても接続され、このバスを経て、バスアダプタは
、１つ以上の入／出カニニット２０の状態が変化した場
合に一般のやり方で中央処理ユニット１０の処理に割り
込むことができる。従って、中央処理ユニット１０は、
入／出力要素内のユニットに直接割込み要求許可信号を
転送すると共にこれらに制御情報を送信し、入／出力要
素１２内のユニットからメモリ制御器１５を経て状態情
報を受け取る。従って、メモリ制御器は、中央処理ユニ
ット１０及び入／出力要素１２とのデータのやり取りを
制御すると共に、中央処理ユニットと入／出カニニット
１２との間の制御及び状態情報の転送を制御する。

新規なバッファについて説明する前に、バッファが配置
される第１図のデータ処理システムの１実施例の一部分
を説明するのが有用であろう。

１つの特定の実施例において、新規なバッファは、メモ
リ制御器１５とメモリアレイ１６との間の転送に対して
バッファ作用を与えるのに使用される。

メモリ制御器１５は、中央処理ユニット（第１図）から
メモリ要求信号を受け取ると、仮想アドレス信号を変換
バッファ３１に受け、転送が書き込みの場合はデータ信
号をデータラッチ３２に受け、サイクル制御信号を制御
論理回路３３に受けたりこれを送信したりし、このサイ
クル制御信号は、タイミング信号、読み取り／書き込み
作動可能化信号、確認信号５１等々を含む、変換バッフ
ァは、仮想アドレスを一般のやり方で変換し、ＰＡ　Ｏ
ＵＴ物理アドレス信号を物理アドレスメモリマツプ３４
へ送信する。物理アドレスは、キャッシュ３０内の位置
又はアレイ１６の１つ、或いは、入／出力要素１２内の
位置を識別する。ＰＡＯＵＴ物理アドレス信号が入／出
力要素１２内の位置を識別する場合には、物理アドレス
メモリマツプ３４がＡＢＵＳ　ＥＮアダプタバス作動可
能化信号を送信し、この信号は、制御回路３５及びデー
タラッチ３６がアダプタバス２５を介しての転送に加わ
れるようにする。アダプタバス２５のアダプタの１実施
例を介しての転送が米国特許出願（Ｃｅｓａｒｉ及びＭ
ｃＫｅｎｎａ　Ｄｏｃｋｅｔ　Ｎ６．８３−３１３）に
開示されているが、これについてはそれ以上説明しない
。然し乍ら、ＰＡ　ＯＵＴ物理アドレス信号がキャッジ
３０内の位置又はアレイ１６の１つを識別する場合には
、物理アドレスメモリマツプ３・４は、ＣＡＣＨＥ　Ｅ
Ｎ作動可能化信号をキャッジ／アレイバス制御器３７に
送信する。次いで、制御器３７は、要求された位置がキ
ャッジ３０内のものかアレイ１６内のものかを決定する
。要求された位置がキャッジ３０内のものである場合に
は、制御器３７は、動作が書き込み動作であればキャッ
ジがデータラッチ３２からのデータを記憶できるように
し、動作が読み取り動作であれば要求された位置からの
データをＤＡＴＡ　ＯＵＴ信号として中央処理ユニット
１０へ送信する。又。

制御論理回路３３は、状態及び制御信号を中央処理ユニ
ットへ送信する。

更に説明を進める前に、メモリ制御器１５に使用される
キャッジ３０について説明するのが有用であろう。キャ
ッジメモリは、中央処理ユニット１０が、通常は、これ
が最も最近アクセスした位置に非常に近いか或いはそれ
に隣接したメモリ位置をアクセスする（即ち、そこから
のデータを読み取ったりそこへデータを書き込んだりす
る）という原理に基づいて動作する。キャッジは、典型
的に、１つのアレイ内の記憶位置の数よりも少ない少数
の記憶位置を含んでいる。キャッジ内の位置は、迅速に
アクセスすることができ、従って、成る項目がキャッジ
内にある場合には、要求がなされた後比較的に速やかに
これを中央処理ユニットに送信することができる。１実
施例においては、キャッジ３０の記憶位置が各々４つの
記憶位置のブロックに分割される。各ブロックは、アレ
イ内の４つの隣接位置に記憶されたデータのコピーを含
み、データは、中央処理装置によって最も最近アクセス
されたデータに近いということで選択される。キャッジ
３０内のブロックには、アレイ１６内の対応データのア
ドレスに対応するアドレスが指定されている。制御器３
７は、キャッジ３゜内のブロックのアドレスのリストを
保持し、従って、要求された位置がキャッジ内にあるか
どうか或いはアレイ１６からデータのブロックを検索し
て要求されたデータに対しキャッジ内にブロックを確立
しなければならないかどうかを判断することができる。

中央処理ユニット１０がメモリ要素１１からデータを検
索する時、要求されたデータがキャッジ３０内にないこ
とがキャッジ／アレイバス制御器３７によって発見され
た場合には、アレイバス１７を介して転送が開始され、
要求された位置に対するデータの全ブロックがアレイ１
６から転送される。このデータブロックはキャッジに記
憶され、アドレスされた記憶位置からのデータが中央処
理ユニットに送信される。次いで、中央処理ユニットが
その隣接位置を読み取る場合には、キャッジ／アレイバ
ス制御器３７は、キャッジ内の要求された位置からデー
タを見出す。読み取り動作を完了するためにアレイから
の転送は不要である。

中央処理ユニットによってメモリにデータが書き込まれ
る場合には、キャッジ３０内のアドレスされたブロック
にデータがロードされる。次いで、２つの動作の中の１
つが生じる。キャッジ３０が「ライ１−一、スルー（ｗ
ｒｉｔｅ−ｔｈｒｏｕｇｈ）　Ｊキャッジである場合に
は、キャッジ／アレイバス制御器３７は、アレイ１６内
のアドレス位置にデータワードを直ちに書き込めるよう
にする。キャッジ３０が「ライト−バック（ｗｒｉｔｅ
−ｂａｃｋ）　Ｊキャッジである場合には、各ブロック
は、中央処理ユニッ１〜がデータを書き込んだかどうか
を指示するフラグを含んでいる。データが成るブロック
に書き込まれた場合には、制御器３７は、キャッジ３ｏ
が周期的に全ブロックからのデータをアレイ１６内の対
応位置に送信できるようにする。

キャッジ３０からアレイ１６への転送において、「ライ
ト−バック」動作中に、通常は、４つの位置からのデー
タのブロックがアレイに書き込まれることが明らかであ
ろう。然し乍ら、アダプタバス２５の１実施例において
該バスから転送を行なう場合には、ブロックサイズが１
から４までのデータワードの中のいずれの数でもよく、
各データワードはアレイ１６内の１つの位置に記憶され
、この実施例のアダプタバスから転送されるデータワー
ドの最も一般的な数は、２である。従って、キャッジは
４つのワードより成るブロックをアレイ１６に転送する
が、アダプタバス２５からアレイ１６への転送は通常２
つのデータワードより成るブロックで行なわれる。

前記したように、メモリをアクセスする際に、変換バッ
ファ３１によって与えられた物理アドレスがキャッジ３
０内のブロックの位置を指示しない場合には、キャッジ
／アレイバス制御器３７は、アレイバス１７を介してア
レイ１６との動作を実行する。第３図は、第２図に示し
たメモリ制御器１５に関連して使用されるアレイの一般
的なブロック図である。

第２図及び第３図に示されたように、メモリ制御器１５
とプレイ１６とを接続しているアレイバス１７は、アド
レス、データ及び制御信号を伝送する複数本のラインを
含んでいる。１つの特定の実施例において、メモリ制御
器は、データを書き込むところのアレイ内の最下位もし
くは最上位アドレスであるブロックアドレスを識別する
アレイアドレス信号をライン５１に送信する。アレイ制
御論理回路５４によって作動可能にされるアドレスデコ
ーダ５２は、アドレスライン５１から受けたアドレスを
自動的に増加し、ブロック内の他の位置をアクセスする
。書き込み動作の場合、ライン５３を経て制御論理回路
５４へ送られるブロックサイズ信号は、記憶位置５０に
書き込まれるべきブロック内のワード数を示している。

データワード自体は、ライン５５を経てデータバッファ
５６に送信される。

これらの信号に加えて、多数の他の制御信号がアレイバ
ス１７を経て送信される。ライン５７のＡＲＹ　ＷＲＴ
　ＥＮ書き込み可能化信号及びライン６０のＡＲＹ’Ｒ
Ｄ　ＤＡＴ　ＥＮ読み取り可能化信号は、動作が読み取
りであるか書き込みであるかを指示する。ライン６１の
ＡＲＹ　ＳＥＬアレイ選択信号は、アレイの中の１つを
転送に加えられるようにする。ライン６２のＡＲＹＳＨ
ＩＦＴアレイシフト信号は、制御論理回路５４がデータ
バッファ５６を作動可能にして、書き込み作動中はデー
タライン５５からデータバッファ５６にデータをシフト
し、読み取り作動中はバッファ５６からデータライン５
５ヘデータをシフ１−できるようにする。各アレイ１６
からのライン６３に現われるＡＲＹ　’ＡＶＡＩＬアレ
イ使用可信号は、これが発生された時に、アレイが転送
動作に使用できることを指示し、ライン６４のＡＲＹ　
５ＴＡＲＴ信号は、これが発生された時に、アレイが他
の制御ラインに指示された転送の実行を開始すべきであ
ることを指示する。ライン６５に現われるＷＲＴ　ＤＡ
Ｔ　ＶＡＬ書き込みデータ有効信号は、データバッファ
５６が書き込み作動中にライン５５からデータを受信で
きるようにするために制御論理回路５４が使用するタイ
ミング信号である。更に、制御論理回路５４からメモリ
制御器１５へ送信されるＲＤ　ＢＺＹ読み取りビジー信
号は、アレイが読み取り動作中にアドレスされた位置か
らデータを検索中であることを指示する。この信号が否
定された時には、データバッファ５６において読み取り
データがメモリ制御器に得られる。

アダプタバス２５又はキャッジ３０からアレイ１６（第
３図）の記憶位置５０への書き込み動作中、アレイ制御
論理回路５４は、先ず、転送されているブロック内の全
てのデータワードを、アレイバス１７からデータバッフ
ァ５６に累積できるようにする。ブロック全体がバッフ
ァに記憶され、た後、制御論理回路５４はこれらを記憶
位置５０に送ることができる。ブロック内のデータワー
ドの数は、ライン５３に現われるＢＬＯＣ，Ｋ　５ＩＺ
Ｅ信号の状態によって指示される。又、記憶位置５０か
らメモリ制御器１５への読み取り動作中にも、制御論理
回路５４は、データのブロックを、アレイバス１７に送
信する前に、データバッファ５６に記憶できるようにす
る。

第４図は１本発明により構成されたデータバッファ５６
の回路図である。バッファは、４つの段７０ないし７３
を含み、段７０は、バッファの入力段を構成し、段７３
は、出力段を構成する。

更に、バッファ５６は、段７３からデータ信号を受けて
アレイバス１７（第３図）のデータライン５５に接続す
る駆動装置７４を含んでいる。

バッファの段７０ないし７３は、一般に、構造及び動作
が同様である。各段は、１つのデータワードを各々記憶
するデータラッチ８０ないし８３と、ラッチ８３の信号
を出力ラインに送信することのできる駆動装置８４ない
し８７と、４つのソースの中の１つから信号を選択して
この選択された信号をラッチ８０ないし８３に記憶する
ように接続するマルチプレクサ９０ないし９３とを備え
ている。マルチプレクサ９０ないし９３でのソース選択
は、制御論理回路５４からのＳＯ及びＳ１制御信号によ
って制御される。又、バッファ５６は、制御論理回路５
４からのＤＡＴ　ＦＲＭＡＲＹ及びＤｏ−３Ｔｏ　ＡＲ
Ｙ方向制御信号、並びにこれも又制御論理回路５４によ
って送られるＣＬＫタイミング信号に関連して動作する
。ＣＬＫタイミング信号は、ラッチ８０ないし８３が各
々のマルチプレクサ９０−９３からデータを受けて記憶
することができるようにする。ＤＡＴＦＲＭ　ＡＲＹ信
号は、フリップ−フロップ９５をＣＬＫタイミング信号
でセットできるようにし、次いで、駆動装置７４がラッ
チ８３からデータライン５５に信号を接続できるように
する。ＤＯ−３Ｔｏ　ＡＲＹ信号は、駆動装置８４−８
７が各ラッチの内容を出力′ライン６７又は１００ない
し１０２に接続できるようにする。

上記したように、マルチプレクサ９０ないし９３は、４
つのソースの中の１つからの信号をラッチ８０ないし８
３の入力に接続する。第４図に示された表１１０を参照
すれば、バッファ５６は、ＳＯ及び８１制御信号に応答
して次の４つの動作を実行する。

（Ａ）Ｓｌ及びＳ２ファンクション信号が両方共否定さ
れた場合には、各マルチプレクサは、その段のラッチか
らの出力信号を同じラッチの入力に接続する。従って、
各段は、Ｓｌ及びｓｏ倍信号両方が否定されるのに応答
して記憶位置−に存在するデータワードを保持する。

（Ｂ）ＳＬ倍信号否定されそしてｓｏ倍信号発生された
場合には、段７０−７３の各マルチプレクサは、手前の
段のラッチの出力をその段のラッチの入力に接続し、入
力段７ｏがら出力段７３に向かってデータをシフトでき
るようにする。同時に、マルチプレクサ９０は、ライン
５５がら０デ一タ信号を記憶のためにラッチ８ｏの入力
に接続する。これは、先入れ先出しバッファの通常のシ
フト作動である。

（Ｃ）８１信号が発生されそしてＳＯ制御信号が否定さ
れた場合には、バッファ５６が作動可能にされて、アレ
イ１６の記憶位置５０（第３図）からのデータを受け取
って記憶することができる。

データは、マルチプレクサ９０ないし９３を経て送られ
、各々のラッチ８０ないし８３に記憶される。

（Ｄ）本発明によれば、Ｓｌ及びＳｏ倍信号両方共発生
された時には、マルチプレクサ９０及び９２の両方が作
動可能にされて、アレイバスデータライン５５からのデ
ータワードをそれらの各々のラッチ８０及び８２に記憶
すべく接続する。制御論理回路５４は、データライン５
５を経て送られるブロックが４ワードブロツクではなく
て２ワードブロツクであることを指示するライン５３（
第３図）上のＢＬＯＣ：Ｋ　５ＩＺＥ信号に応答してＳ
ｌ及びＳＯの両制御信号を発生する。２ワード転送の第
２のワード中にも、制御論理回路５４は、Ｓｌ及びＳＯ
の両制御信号を発生できるようにする。制御信号がこの
状態にあれば、バッファ５６によって受け取られた第１
のワード−これは両ラッチ８０及び８２に記憶されるー
がラッチ８１及び８３に向かってシフトされる。次いで
、′第２の転送ワードがマルチプレクサ９０及び９２を
経てラッチ８０及び８２へ記憶される。

バッファ５６内のこのような構成により、２ワードブロ
ツクのデータワードが、バッファの出力端にあるラッチ
８３及び８２に記憶される。従って、制御論理回路５４
は、メモリセル５０へのデータ転送を直ちに開始するこ
とができる。第４図に示したシフト構成を含まない公知
のバッファにおいては、バッファの制御論理回路がバッ
ファを作動可能にしてバッファを介して出力段へデータ
をシフトできるようにしなければならず、これは、２ワ
ードブロツクの場合、該ブロックを記憶位置５０へ転送
するように使用できるまでに、２つのサイクルを必要と
する。

第５図は、参照番号１１０で示されたデータバッファの
第２の実施例を示しており、このバッファは、アレイバ
ス１７（第３図）のデータライン５５から出力段１１４
を経ていずれかのバッファ段１１１ヘデータをロードす
ることができる。

第４図に示されたバッファ５６と同様に、バッファ１１
０は、出力段１１４からアレイバス１７のライン５５に
データを送信するようにフリップ−フロップ９５によっ
て作動可能にされる出力駆動装置７４を備えている。同
様に、各段は、ラッチ８０ないし８３及び駆動装置８４
ないし８７を備えている。

バッファ１１０の効果は、制御論理回路５４によって与
えられる５ＥＬＬ及び５ＥＬＯ選択信号の状態に基づい
てデータライン５５から段１１１ないし１１４の１つに
データワードを接続するデマルチプレクサ１１５によっ
て発揮される。又、５ＥＬＬ及び５ＥＬＯ選択信号は、
バッファの各段１１２ないし１１４に設けられた入力マ
ルチプレクサ１２０ないし１２２を制御する。これらの
マルチプレクサは、（Ａ）デマルチプレクサ１１５から
の入力信号か又は（Ｂ）手前の段１１１ないし１１３の
ラッチからの内容かのいずれかを、第２のマルチプレク
サ１２４ないし１２６へ接続するように段を作動可能に
する。段１１１は、マルチプレクサ１２０−１２２に対
応するマルチプレクサを含んでおらず、デマルチプレク
サ１１５からのデータ信号は、マルチプレクサ１２３の
入力へ直結される。

マルチプレクサ１２３−１２６は、バッファ１１０の段
１１１−１’１４が、バッファ５６のマルチプレクサ９
０−９３によって可能にされた多数の動作を実行できる
ようにする。特に、マルチプレクサ１２３−１２６は、
制御論理回路５４によって送られる５ＥＬ３及び５ＥＬ
２ファンクション制御信制御側御のもとで、バッファが
次の動作を行なえるようにする（第５図の表１３１参照
）。

（Ａ）ＳＥＬ２及び５ＥＬ３ファンクション制御信制御
面方共否定された場合に、アレイバス１７のデータライ
ン５５からデータワードをロード及びシフトする。

（Ｂ）ＳＥＬ２信号が発生されそして５ＥＬ３信号が否
定された場合に、アレイの記憶位置５０からロードを行
なう。

（Ｃ）ＳＥＬ３信号が発生されそして５ＥＬ２信号が否
定された場合に、段のデータワードを保持する。５ＥＬ
３及び５ＥＬ２の両信号が発生された場合には、何の動
作も与えられない。

データバッファ１１０の可変入力段機能は、デマルチプ
レクサ１１５及びマルチプレクサ１２０−１２２によっ
て与えられる。マルチプレクサ１２０−１２３を介して
接続される入力信号の選択は、５ＥＬＯ及び５ＥＬＬ制
御信制御上って付勢されるアントゲ−１−１３０−１３
２により制御される。５ＥＬＬ及び５ＥＬＯ制御信制御
対々の状態に応じて可能にされる４つの動作が第５図の
表１３０に示されており、以下の（Ａ）ないしくＢ）項
について説明する。

（Ａ）ブロックが４つのデータワードを有している場合
には、制御論理回路５４は、ＢＬＯＣＫＳＩＺＥ信号に
より５ＥＬＬ及び５ＥＬＯ制御信制御対して作動可能に
される。ライン５５の入力信号は、デマルチプレクサ１
１５により段１１１に接続され、特に、マルチプレクサ
１２３に接続される。アントゲ−）−１３０−１３２か
らの出力信号は全て否定にされ、これにより、マルチプ
レクサ１２０−１２２は、段１１１−１１３のラッチ８
０−８２からの出力信号をマルチプレクサ１２４−１２
６の入力に接続し、ラッチ８１−８３に記憶させること
ができる。従って、段１１１−１１３の内容は、出力段
１１４に向かって１段シフトされ、データライン５５か
らのデータは段１１１のラッチ８０に記憶される。従っ
て、５ＥＬ１及び５ＥＬＯ信号が両方共発生された場合
には、入力段が段１１１となる。

（Ｂ）然し乍ら、ブロックが３つのデータワードを含む
場合には、制御論理回路５４が５ＥＬＬ信号を発生し５
ＥＬＯ信号を否定するように作動可能にされる。デマル
チプレクサ１１５は、段１１２のマルチプレクサ１２０
の１１１１１人力にデータを接続する。又、５ＥＬＬ及
び５ＥＬＯ信号は、アンドゲート１３０も付勢し、この
ゲートは、マルチプレクサ１２０がマルチプレクサ１２
４にデータを接続できるようにする。アンドゲート１３
１及び１３２は、それらの各々のマルチプレクサ１２１
及び１２２が、ラッチ８１及び８２に記憶されたデータ
を、マルチプレクサ１２５及び１２６の入力に各々接続
してラッチ８２及び８３に記憶できるようにする。従っ
て、５ＥＬＬ信号が否定され５ＥＬＯ信号が発生された
状態では、段１１２が入力段となる。

（Ｃ，）転送されているブロックが２ワードブロツクで
ある場合には、制御論理回路５４が５ＥＬ１制御信号を
否定し、５ＥＬＯ制御信制御対生させる。制御信号がこ
れらの状態にあれば、デマルチプレクサ１１５は、デー
タライン５５から段１１３のマルチプレクサ１２１の入
力へデータ信号を接続する。アンドゲート１３１は、マ
ルチプレクサ１２１がデマルチプレクサ１１５からマル
チプレクサ１２５ヘデータを接続してラッチ８２に記憶
できるようにする。同時に、アンドゲート１３１は、マ
ルチプレクサ１２２がラッチ８２のデ−タをマルチプレ
クサ１２６へ接続してラッチ８３に記憶できるようにす
る。従って、５ＥＬＬ信号が発生されそして５ＥＬＯ信
号が否定された状態では１段１１３が入力段となる。更
に、全ブロックがバッファにロードされた後、第１のデ
ータワードは、段１１４に存在する。

（Ｄ）最後に、転送されるブロックが１ワードブロツク
である場合には、制御論理回路５４が５ＥＬＬ及び５Ｅ
ＬＯの両制御信号を否定する。この状態においては、デ
マルチプレクサ１１５がデータライン５５からマルチプ
レクサ１２２ヘデータを接続する。アンドゲート１３２
は、マルチプレクサ１２２が信号をマルチプレクサ１２
６へ接続してラッチ８３に記憶できるように付勢される
。

従って、データワードは、段１１４に直ちに得られる。

第６図は、５ＥＬＬ及び５ＥＬＯ制御信制御状態に基づ
いて出力段が変化するようなバッファの別の実施例を示
している。バッファ１５０は、４つの同じ段１５１ない
し１５４を含み、これらは全て出力マルチプレクサ１５
５に接続される。

段１５１−１５４は、バッファ１１ｏ（第５図）の段１
１１−１１４と同じ動作を実行するように５ＥＬ２及び
５ＥＬ３制御信号の制御のもとで動作する。更に、バッ
ファ１５０は、データライン５５を経てメモリ制御器１
５ヘデータを送信するために駆動装置７４及びフリップ
−フロップ９５を備えている。

バッファ１５０の段１５１ないし１５４の各々は、デー
タワードを記憶するためのラッチ１６０ないし１６３と
、５ＥＬ３及び５ＥＬ２制御信号の種々の状態に応答し
て多数のソースの１つから各々のラッチへデータワード
を接続するためのマルチプレクサ１６４とを備えている
。５ＥＬ３制御信号が発生されそして５ＥＬ２制御信号
が否定された場合には、マルチプレクサ１６４−１６７
の各々が各ラッチの内容を同じラッチに記憶して戻すよ
うに接続し、これにより、同じ段に内容を保持する。一
方、５ＥＬ３制御信号が否定されそして５ＥＬ２制御信
号が発生された場合には、マルチプレクサ１６４ないし
１６７は、アレイの記憶位置５０（第３図）からのＤＯ
ないしＤ３データ信号を接続し、各々のラッチ１６０な
いし１６３に記憶させる。最後に、５ＥＬ３及び５ＥＬ
２の両方の制御信号が否定された場合には、マルチプレ
クサ１６５−１６７は、ラッチ１６０−１６３の内容を
それらの各々のラッチ１６１−１６３に接続するように
作動可能にされ、段１５１−１５３の内容を段１５２−
１５４を経てシフトできるようにする。同時に、マルチ
プレクサ１６４は、データライン５５のデータワードを
接続してラッチ１６０に記憶するように作動可能にされ
る。

従って、アレイバス５５からの転送に対し、段１５１が
常にバッファの入力段となる。

然し乍ら、マルチプレクサ１５５は、制御論理回路５４
がメモリ制御器１５からのＢＬＯＣＫＳＩＺＥ信号に応
答してバッファの出力段を次のように変えることができ
るようにする。

（Ａ）ＢＬＯＣＫ　５ＩＺＥ信号が、１データワードの
ブロックサイズであることを指示する場合には、制御論
理回路５４が５ＥＬＬ及び５ＥＬＯ制御信制御状方とも
否定する。この状態では、マルチプレクサ１５５が、段
１５１のラッチ１６０の出力を、記憶位置５０に接続す
る。

（Ｂ）ＢＬＯＣＫ　５ＩＺＥ信号が２データワードのブ
ロックサイズであることを指示する場合には、制御論理
回路５４が５ＥＬＯ制御信制御状生し、５ＥＬＬ制御信
号を否定する。この状態では、マルチプレクサ１５５は
、段１５２のラッチ１６１の出力を記憶位置５０に接続
する。

（Ｃ）ＢＬＯＣＫ　５ＩＺＥ信号が３データワードのブ
ロックサイズであることを指示する場合には、制御論理
回路５４が５ＥＬ１制御信号を発生し、５ＥＬＯ制御信
制御状定する。この状態においては、マルチプレクサ１
５５が、段１５３のラッチ１６２の出力を記憶位置５０
へ接続する。

（Ｄ）ＢＬＯ’ＣＫ　５ＩＺＥ信号が４データワードの
ブロックサイズであることを指示する場合には、制御論
理回路５４が５ＥＬＬ及び５ＥＬＯの両制御信号を発生
する。この状態においては、マルチプレクサ１５５が、
段１５４のラッチ１６３の出力を記憶位置５０に接続す
る。

５ＥＬＬ及び５ＥＬＯ制御信号は、選択された出力段の
ラッチの出力が次の上位段ヘシフトされるのを禁止する
ものではないことに注意されたい。又、これは、入力段
と選択された出力段との間にある段の動作に影響するも
のでもない。

従って、バッファ５６（第４図）、１１０（第５図）、
及び１５０（第６図）は、データワードブロックがバッ
ファにロードされた時にバッファの出力段から第１のデ
ータワードが得られるように、データ処理システムの２
つの要素間で色々なサイズ即ち色々なワード数より成る
データワードのブロックを転送できるようにすることが
明らかであろう。この効果は、第４図に示したバッファ
５６では、転送が２ワード又は４ワードに限定される場
合にのみ発揮されるが、第５図及び第６図に示されたバ
ッファ１１０及び１５０の回路では、１から４までの如
何なる数のワードも転送することができ、上記の効果を
発揮することができる。

第４図ないし第６図に示したバッファの特定の実施例は
、４つのワードを記憶するバッファに限定されたが、バ
ッファの段数を如何なる数に拡張することもでき、且つ
、本発明の効果が発揮されることが当業者に容易に明ら
かであろう。

以上の説明は、本発明の特定の実施例に限定された。然
し乍ら、本発明は、色々な基本構造を有するシステムや
、ここに開示した以外の内部回路を用いたシステムでも
実施することができ、このような場合でも、本発明の全
ての効果或いはその幾つかの効果が達成されることは明
らかであろう。それ故、本発明の精神及び範囲内に包含
されるあらゆる変更及び修正は特許請求の範囲内に網羅
されるものとする。

【図面の簡単な説明】

第１図は、本発明により構成されたバッファを備えたデ
ジタルデータ処理システムの一般的なブロック図、 第２図は、第１図に示゛されたデータ処理システムに含
まれたメモリ制御器のブロック図であって、本発明を理
解する上で有用な図、 第３図は、第２図に示されたメモリ制御器に使用され本
発明↓こより構成されたバッファを含んだメモリアレイ
のブロック図、 第４図は、第３図に示されたアレイに有用な本発明によ
るデータバッファの回路図、第５図は、第４図に示され
たデータバッファの別の実施例を示す図、そして 第６図は、制御信号の状態に基づいて出力段を変えるこ
とのできるバッファの更に別の実施例を示す図である。 １０・・・中央処理ユニット １１・・・メモリユニット １２・・・入／出力要素　１３・・・コンソール１４・
・・バス　１５・・・メモリ制御器１６・・・複数のア
レイ　１７・・・アレイバス２０・・・入／出力バスッ
１− ２１．２３・・・入／出力バス ２２．２４・・・バスアダプタ ２５・・・アダプタバス ２６・・・割込み要求／許可バス ３ｏ・・・キャッジ　３１・・・変換バッファ３２・・
・データラッチ ３３・・・制御論理回路 ３４・・・物理アドレスメモリマツプ ３５・・・制御回路　３６・・・データラッチ３７・・
・キャッジ／アレイバス制御器５２・・・アドレスデコ
ーダ ５４・・・アレイ制御論理回路 ５６・・・データバッファ ７０−’７３・・・段　７４・・・駆動装置８０−８３
・・・データラッチ ８’４−８７・・・駆動装置 ９０−９３・・・マルチプレクサ ９５・・・ブリップーフロップ 第１頁の続き ０発　明　者　アルフレンド　ジエイ　アメデリシツチ
　サ ツカ合衆国　マサチューセッツ州　０１７２０　アクト
ンイモン　ライラード　ロード　２８ 手　続　補　正　書（方式） 特許庁長官　志　賀　学　殿 １、事４’ｔ’０）表示ＩＶ４和５９４Ｔ４ＭＦＩＤｌ
’１ｆｆｉ２３４．８’（４ｆ％”ニー３、補正をする
者 事件との関係　出願人 ４、代理人 ５、補正命令の日付　昭和６０年２月２６日６、？ｌ正
の対象　廓　書　代理権を証明する書面全図面　＼ Ｌ　Ｆｊ谷にネσ−９２ｔし）。

Claims (32)

【特許請求の範囲】
1. （１）送信手段からデータを受け取り受信手段へデータ
   を送るバッファ装置において、データは、所定の最大数
   のデータワードより成るブロックで送られ、上記送信手
   段は、上記ブロック内のワードの数を指示する制御信号
   を各ブロックごとに送信し、上記バッファ装置は、 Ａ、多数の段を有する多位置先入れ先出し記憶バッファ
   を働え、上記段の数は、ブロック内のデータワードの所
   定の最大数に等しく、上記段は、入力端から出力端まで
   連続的な順序にされており、上記バッファの各段は、 ｉ、データワードを受け取る入力接続部及び出力接続部
   を含むデータワード記憶手段、及びｉ、出力が上記段の
   上記記憶手段の入力に接続されていると共に、入力が（
   ａ）一連の段の中の手前の段の記憶手段に接続され且つ
   （ｂ）上記送信手段からのデータワードを受け取り、送
   信手段からのデータワードか、又は一連の段の中の手前
   の段の記憶手段のデータワードかのいずれかを上記段の
   記憶手段に記憶すべく接続できるようにされた入力選択
   手段 を有し、更に、上記バッファ装置は、 Ｂ、上記送信手段から制御信号を受け取るように接続さ
   れると共に、全ての上記段の入力選択手段にも接続され
   ていて、上記段の入力選択手段が、バッファの出力端か
   らの段数がブロック内のワード数と等しくなるところで
   上記段の上記記憶手段にデータワードを接続できるよう
   にするバッファ制御ユニットを備えたことを特徴とする
   バッファ装置。
2. （２）各々の上記記憶手段は、入力端子及び出力端子を
   有するラッチを備え、各々の上記入力選択手段は、一方
   の入力端子が一連の段の中の手前の段に接続されそして
   別の入力端子が送信手段からデータワードを受け取るよ
   うに接続されたマルチプレクサを備え、このマルチプレ
   クサは、その制御端子が上記バッファ制御ユニットに接
   続されていて、ここから制御信号を受け取り、出力端子
   に接続される入力端子を選択する特許請求の範囲第（１
   ）項に記載のバッファ装置。
3. （３）上記マルチプレクサは、更に、各々の段の記憶手
   段の出力に接続された第３の入力端子を備え、上記制御
   端子は、更に、出力端子に対する上記第３入力端子の接
   続を制御する制御信号を受け取って、各段の記憶手段の
   内容を各段の記憶手段の入力に接続できるように、上記
   バッファ制御ユニットに接続される特許請求の範囲第（
   ２）項に記載のバッファ装置。
4. （４）送信手段からデータを受け取り受信手段へデータ
   を送るバッファ装置において、データは、所定の最大数
   のデータワードより成るブロックで送られ、」二記送信
   手段は、上記ブロック内のワードの数を指示する制御信
   号を各ブロックごとに送信し、上記バッファ装置は、 Ａ、多数の段を有する多位置先入れ先出し記憶バッファ
   を備え、上記段の数は、ブロック内のデータワードの所
   定の最大数に等しく、上記段は、入力端から出力端まで
   連続的な順序にされており、上記バッファの各段は、 ｉ、データワードを受け取る入力接続部及び出力接続部
   を含むデータワード記憶手段、及び…、上記段の記憶手
   段の入力に接続された出力端子と、連続的した段の手前
   の段の記憶手段に接続されたシフト入力と、第２の入力
   端子とを有する入力選択手段 を有し、更に、上記バッファ装置は、 Ｂ、送信手段からデータワードを受け取るように接続さ
   れた入力端子と、上記入力選択手段の上記第２入力端子
   の各々に接続された出方端子とを含んでいて、分配制御
   信号に応答して、送信手段から受けたデータフードを１
   つの人力選択手段の第２入力端子に接続するような入力
   分配手段を備え、そして更に、 Ｃ０上記送信手段から制御信号を受け取るように接続さ
   れ、そして上記入力分配手段に接続されていて、上記入
   力分配手段が上記骨は取ったデータワードを、出力端か
   ら成る選択された数の段であるところの入力段の入力選
   択手段に接続できるように分配制御信号を送信すると共
   に、上記入力段及びこれに続く段の記憶手段の内容を上
   記バッファ装置の出力端に向けてシフトできると共に」
   二記受は取ったデータワードを入力段に記憶できるよう
   にこれらの段の人力選択手段を制御するバッファ制御ユ
   ニットを備えたことを特徴とするバッファ装置。
5. （５）上記入力分配手段は、上記送信手段に接続された
   入力端子と、各々の上記入力選択手段の第２の入力端子
   に各々接続された複数の出力端子とを含むデマルチプレ
   クサを備えている特許請求の範囲第（４）項に記載のバ
   ッファ装置。
6. （６）各々の上記記憶手段は、入力端子及び出力端子を
   有するラッチを備え、各々の上記入力選択手段は、一方
   の入力端子が一連の段の中の手前の段に接続されそして
   別の入力端子が送信手段からデータワードを受け取るよ
   うに接続されたマルチプレクサを備え、このマルチプレ
   クサは、その制御端子が上記バッファ制御ユニットに接
   続されていて、ここから制御信号を受け取り、出力端子
   に接続される入力端子を選択する特許請求の範囲第（４
   ）項に記載のバッファ装置。
7. （７）上記マルチプレクサは、更に、各々の段の記憶手
   段の出力に接続された第３の入力端子を備え、上記制御
   端子は、更に、出力端子に対する上記第３入力端子の接
   続を制御する制御信号を受け取って、各段の記憶手段の
   内容を各段の記憶手段の入力に接続できるように、上記
   バッファ制御ユニットに接続される特許請求の範囲第（
   ６）項に記載のバッファ装置。
8. （８）送信手段からデータを受け取り受信手段へデータ
   を送るバッファ装置において、データは、所定の最大数
   のデータワードより成るブロックで送られ、上記送信手
   段は、上記ブロック内のワードの数を指示する制御信号
   を各ブロックごとに送信し、上記バッファ装置は、 Ａ、多数の段を有する多位置先入れ先出し記憶バッファ
   を備え、上記段の数は、ブロック内のデータワードの所
   定の最大数に等しく、上記段は、入力端から出力端まで
   連続的に順序付けされており、該バッファの各段は、手
   前の段からデータワードを受け取る入力接続部及び出力
   接続部を含むデータワード記憶手段を備え、 Ｂ、更に、全ての上記段の全ての記憶手段の出力接続部
   に接続されていて、選択された段の内容を受け取り、該
   内容を表わしている信号を受信手段へ送るような出力選
   択手段を備え、そしてＣ０更に、上記送信手段からの制
   御信号を受け取るように接続されていると共に上記出力
   選択手段にも接続されており、上記出力選択手段が選択
   された１つの段の記憶手段の内容を受信手段へ接続でき
   るようにするバッファ制御ユニットを備え、上記選択さ
   れた段は、バッファ装置の入力端から選択された数の段
   であることを特徴とするバッファ装置。
9. （９）各々の上記段は、 Ａ、入力端子及び出力端子を含むデータワード記憶手段
   と、 Ｂ、２つの入力端子の各々が手前の段及び対応・する段
   の一方の記憶手段の出力端子に接続されそして出力端子
   が対応する段の記憶手段の入力端子に接続された入力選
   択手段とを備え、上記バッファ制御ユニットは、上記入
   力選択手段を制御する制御信号を発生する特許請求の範
   囲第（８）項に記載のバッファ装置。
10. （１０）上記入力選択手段は、マルチプレクサを備え、
    その一方の入力端子は、連続的な段の中の手前の段の記
    憶手段に接続されそして別の入力端子は、連続的な段の
    中の対応する段の記憶手段に接続され、上記マルチプレ
    クサは、上記バッファ制御ユニットに接続された制御端
    子を含んでいてここから制御信号を受け取り、出力端子
    に接続される入力端子を選択する特許請求の範囲第（９
    ）項に記載のバッファ装置。
11. （１１）所定の最大数までの選択された数のデータワー
    ドより成るブロックで多ワードデータのブロック転送を
    行なうデータ処理システムにおいて、このシステムは、 Ａ、送信ユニットを備え、該ユニットは、ｊ、データワ
    ードをブロックで送信する手段、１１、ブロック内のデ
    ータワード数を示す制御信号を各ブロックごとに送信す
    る手段を含み、 更に、上記システムは、 Ｂ、データを受け取る手段を含む受信ユニットを備え、
    そして更に、 Ｃ１上記送信ユニツ１〜からの制御信号及びデータワー
    ドを受け取ると共に、データワードを上記受信ユニット
    に送るように接続されたバッファを備え、このバッファ
    は、 ｉ、記憶手段を各々含む複数の段を有した多位置先入れ
    先出し記憶バッファを備え、上記段の数は、ブロック内
    のワードの所定の最大数に等しく、上記段は、入力端か
    ら出力端へと連続的に順序付けされ、上記バッファの各
    段は、 （ａ）データワードを受け取る入力接続部及び出力接続
    部を含むデータワード記憶手段、（ｂ）出力が上記段の
    上記記憶手段の入力に接続されていると共に、入力が（
    １）一連の段の中の手前の段の記憶手段に接続され且つ
    （２）上記送信手段からのデータワードを受け取り、送
    信手段からのデータワードか、又は一連の段の中の手前
    の段の記憶手段のデータワードかのいずれか髪上記段の
    記憶手段に記憶すべく接続できるようにされた入力選択
    手段を備え、更に、上記バッファは、 ■、上記送信手段から制御信号を受け取るように接続さ
    れると共に、全ての上記段の入力選択手段にも接続され
    ていて、上記段の入力選択手段が、バッファの出力端か
    らの段数がブロック内のワード数と等しくなるところで
    上記段の上記記憶手段にデータワードを接続できるよう
    にするバッファ制御ユニットを備えたことを特徴とする
    データ処理システム。
12. （１２）各々の上記記憶手段は、入力端子及び出力端子
    を有するラッチを含み、各々の上記入力選択手段は、マ
    ルチプレクサを備え、その一方の入力端子は、一連の段
    の中の手前の段に接続されそしてその別の入力端子は、
    送信手段からデータワードを受け取るように接続され、
    上記マルチプレクサは、その制御端子が上記バッファ制
    御ユニットに接続されていて、ここから制御信号を受け
    取り、出力端子に接続される入力端子を選択する特許請
    求の範囲第（１１）項に記載のデータ処理システム。
13. （１３）上記マルチプレクサは、更に、各々の段の記憶
    手段の出力に接続された第３の入力端子を備え、上記制
    御端子は、更に、出力端子に対する上記第３入力端子の
    接続を制御する制御信号を受け取って、各段の記憶手段
    の内容を各段の記憶手段の入力に接続できるように、上
    記バッファ制御ユニットに接続される特許請求の範囲第
    （１２）項に記載のデータ処理システム。
14. （１４）上記送信ユニットは、データを受信する手段を
    更に備え、上記受信ユニットは、データを送信するユニ
    ットを更に備え、上記バッファは、上記受信手段からデ
    ータワードのブロックを受け取って記憶しそしてこれら
    ブロックを上記送信手段へ送る手段を更に備え、上記送
    信手段は、転送の方向を指示する方向制御信号を送信す
    る手段を更に備え、上記バッファ制御ユニットは、方向
    制御信号を受け取ってこれに応答して上記バッファを制
    御する手段を備えた特許請求の範囲第（１１）項に記載
    のデータ処理システム。
15. （１５）上記受信ユニットは、アドレスによって各々識
    別される複数のデータ受信手段を備え、上記送信ユニッ
    トは、アドレス信号を送信する手段を備え、上記受信手
    段は、上記アドレス信号を受け取る手段であって、転送
    の方向が上記送信ユニットから上記受信ユニットの方向
    であることが上記方向制御信号によって指示された時に
    識別された受信手段が上記バッファからデータワードを
    受け取れるようにする手段を備えている特許請求の範囲
    第（１４）項に記載のデータ処理システム。
16. （１６）上記受信ユニットは、アドレスによって各々識
    別される複数のデータ送信手段を備え、上記送信ユニッ
    トは、アドレス信号を送信する手段を備え、上記受信手
    段は、上記アドレス信号を受け取る手段であって、転送
    の方向が上記送信ユニットから上記受信ユニットの方向
    であることが上記方向制御信号によって指示された時に
    識別された受信手段が上記バッファにデータワードを送
    信して上記送信手段へ送信できるようにする手段を備え
    た特許請求の範囲第（１４）項に記載のデータ処理シス
    テム。
17. （１７）上記バッファ制御ユニットは、更に、上記バッ
    ファ及び受信ユニツｌ−がアドレスされた送信手段から
    上記送信ユニットへデータワードを送信している時に送
    信ユニットが上記バッファへのデータワードの送信を開
    始しないように上記送信ユニットヘビジー信号を送信す
    る手段を備えた特許請求の範囲第（１６）項に記載のデ
    ータ処理システム。
18. （１８）上記バッファ制御ユニットは、更に、上記バッ
    ファ及び送信ユニットが転送に使用できることを指示す
    る制御信号を上記送信ユニットに送る手段を備えた特許
    請求の範囲第（１４）項に記載のデータ処理システム。
19. （１９）複数の受信ユニットと、該受信ユニットに各々
    組み合わされた同数の複数のバッファとを更に具備し、
    上記送信ユニットは、更に、転送に加わるべき上記バッ
    ファの１つを識別する受信ユニット識別信号を送信する
    手段を備え、全てのバッファ制御ユニットは、上記受信
    ユニット識別信号を受けて、識別されたバッファを転送
    に加えられるようにする手段を備えた特許請求の範囲第
    （１１）項に記載のデータ処理システム。
20. （２０）上記送信ユニットは、更に、当該バッファがこ
    れに記憶されたデータを送信できるように各々のバッフ
    ァへ更に別の制御信号を送信する手段を備えた特許請求
    の範囲第（１９）項に記載のデータ処理システム。
21. （２１）上記送信ユニットは、更に、上記バツファへの
    データワード転送の同期をとるために上記バッファへタ
    イミング信号を送信する手段を備え、上記バッファ制御
    ユニットは、上記同期をとる信号を受けてこれを用いて
    上記送信ユニットからのデータの転送の同期をとる手段
    を備えた特許請求の範囲第（１１）項に記載のデータ処
    理システム。
22. （２２）所定の最大数までの選択された数のデータワー
    ドより成るブロックで多ワードデータのブロック転送を
    行なうように送信ユニットに接続されるデータ処理シス
    テムにおいて、送信ユニットは、ブロック内のデータワ
    ードの数を示す制御信号を各ブロックごとに送信し、上
    記データ処理システムは、 Ａ、データを受信する手段を含む受信ユニットと、 Ｂ、データワード及び送信ユニットからの制御信号を受
    け取りそしてデータワードを上記受信ユニットへ送るよ
    うに接続されたバッファとを具備し、このバッファは、 ｉ、記憶手段を各々含む複数の段を有した多位置先入れ
    先出し記憶バッファを備え、上記段の数は、ブロック内
    のワードの所定の最大数に等しく、上記段は、入力端か
    ら出力端へと連続的に順序付けされ、上記バッファの各
    段は、 （ａ）データワードを受け取る入力接続部及び出力接続
    部を含むデータワード記憶手段、（ｂ）出力が上記段の
    上記記憶手段の入力に接続されていると共に、入力が（
    １）一連の段の中の手前の段の記憶手段に接続され且つ
    （２）上記送信ユニットからのデータワードを受け取り
    、送信ユニットからのデータワードか、又は一連の段の
    中の手前の段の記憶手段のデータワードかのいずれかを
    上記段の記憶手段に記憶すべく接続できるようにされた
    入力選択手段を備え、更に、上記バッファは、 ■、上記送信手段から制御信号を受け取るように接続さ
    れると共に、全ての上記段の入力選択手段にも接続され
    ていて、上記段の入力選択手段が、バッファの出力端か
    らの段数がブロック内のワード数と等しくなるところで
    上記段の上記記憶手段にデータワードを接続できるよう
    にするバッファ制御ユニットを備えたことを特徴とする
    デー・、夕処理システム。
23. （２３）各々の上記記憶手段は、入力端子及び出力端子
    を有するラッチを含み、各々の上記入力選択手段は、マ
    ルチプレクサを備え、その一方の入力端子は、一連の段
    の中の手前の段に接続されそしてその別の入力端子は、
    送信手段からデータワードを受け取るように接続され、
    上記マルチプレクサは、その制御端子が上記バッファ制
    御ユニットに接続されていて、ここから制御信号を受け
    取り、出力端子に接続される入力端子を選択する特許請
    求の範囲第（２２）項に記載のデータ処理システム。
24. （２４）上記マルチプレクサは、更に、各々の段の記憶
    手段の出力に接続された第３の入力端子を備え、上記制
    御端子は、更に、出力端子に対する上記第３入力端子の
    接続を制御する制御信号を受け取って、各段の記憶手段
    の内容を各段の記憶手段の入力に接続できるように、上
    記バッファ制御ユニットに接続される特許請求の範囲第
    ′、２３）項に記載のデータ処理システム。
25. （２５）上記送信ユニットは、又、上記受信ユニットか
    らデータを受け取ると共に、転送の方向を指示する方向
    制御信号を送信し、上記受信ユニットは、データを送信
    する手段を更に備え、上記バッファは、上記受信手段か
    らデータワードのブロックを受け取って記憶しそしてこ
    れらブロックを上記送信手段へ送る手段を更に備え、上
    記送信手段は、転送の方向を指示する方向制御信号を送
    信する手段を更に備え、上記バッファ制御ユニットは、
    方向制御信号を受け取ってこれに応答して上記バッファ
    を制御する手段を備えた特許請求の範囲第（２２）項に
    記載のデータ処理システム。
26. （２６）上記受信ユニットは、アドレスによって各々識
    別される複数のデータ受信手段を備え、上記送信ユニッ
    トは、各ブロックと共にアドレス信号を送信し、上記受
    信手段は、上記アドレス信号を受け取る手段であって、
    転送の方向が上記送信ユニットから上記受信ユニットの
    方向であることが上記方向制御信号によって指示された
    時に識別された受信手段が上記バッファからデータワー
    ドを受け取れるようにする手段を備えている特許請求の
    範囲第（２５）項に記載のデータ処理システム。
27. （２７）上記受信ユニットは、アドレスによっ　−て各
    々識別される複数のデータ送信手段を備え、上記送信ユ
    ニットは、アドレス信号を送信し、上記受信手段は、上
    記アドレス信号を受け取る手段であって、転送の方向が
    上記受信ユニッ１−から上記送信ユニットの方向である
    ことが上記方向制御信号によって指示された時に識別さ
    れた受信手段が上記バッファにデータワードを送信して
    上記送信手段へ送信できるようにする手段を備えた特許
    請求の範囲第（２５）項に記載のデータ処理システム。
28. （２８）上記バッファ制御ユニットは、更に、上記バッ
    ファ及び受信ユニットがアドレスされた送信手段から上
    記送信ユニットへデータワードを送信している時に送信
    ユニットが上記バッファへのデータワードの送信を開始
    しないように上記送信ユニットヘビジー信号を送信する
    手段を備えた特許請求の範囲第（２７）項に記載のデー
    タ処理システム。
29. （２９）上記バッファ制御ユニットは、更に、上記バッ
    ファ及び送信ユニットが転送に使用できることを指示す
    る制御信号を上記送信ユニットに送る手段を備えた特許
    請求の範囲第（２５）項に記載のデータ処理システム。
30. （３０）上記送信ユニットは、複数の受信ユニット、及
    び該受信ユニットに各々組み合わされた同数の複数のバ
    ッファに使用され、送信ユニットは、更に、転送に加わ
    るべき上記バッファ及び受信ユニットの１つを識別する
    受信ユニット識別信号を送信し、ノ（ソファ制御ユニッ
    トは、受信ユニット識別信号を受けて、該信号が受信ユ
    ニットを識別する時に転送に加わるようにする手段を備
    えている特許請求の範囲第（２２）項に記載のデータ処
    理システム。
31. （３１）上記送信ユニットは、当該バッファがこれに記
    憶されたデータを送信できるように各々のバッファに更
    に別の制御信号を送信し、バッファ制御ユニットは、上
    記更に別の制御信号を受け取りこれに応答して記憶され
    たデータワードを送信する手段を備えた特許請求の範囲
    第（３０）項に記載のデータ処理システム。
32. （３２）上記送信ユニットは、更に、上記バッファへの
    データワードの転送の同期をとるように上記バッファへ
    タイミング信号を送信し、上記バッファ制御ユニットは
    、この同期信号を受け取ってこれを用いて送信ユニット
    からのデータ転送の同期をとる手段を備えた特許請求の
    範囲第（２２）項に記載のデータ処理システム。