JPH01284950A - 入出力チャネル方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電子計算機に備えられる主記憶装置と入出力
装置間に介在しデータ転送を制御する入出力チャネル方
式に関するものである。

〔従来の技術〕

第４図は従来の入出力チャネル方式を採用した入出力チ
ャネル装置のデータ・バッファ構成を説明するためのブ
ロック図である。図において、１は電子ｈ”［紳はにＩ
Ａ！１えられデータ処理に必要なデータを格納づる主記
憶装置、２は主記憶装置１とデータの入出力を行なう入
出力装置７ａ、７ｂ。

７Ｇ、７ｄとの間のデータ転送を例えばＩ！、ｒ分割処
理により制御する人出力チャネル装置である。

この入出力チャネル装置２内において、３は論理データ
転送経路（以下単に論理経路という）「０〜し３毎に区
分されたデータ記憶域ＭＯ−Ｍ３を有するデータ・バッ
フ？記憶手段としてのデータ・バッファ記憶部、４は各
論理経路ＬＯへ−１３に対応したデータ記憶域ＭＯ−Ｍ
３に格納された有効データ量を検出プるためにそのデー
タのバイト数をカウントするデータ母検出手段としての
バイトカウンタ、５はデータ・バッファ記憶部３と主記
憶装置１間のデータ転送要求を行なう転送要求手段とし
ての転送要求回路、６ａ〜６ｄはデータ・バッファ記憶
部３のデータ記憶域ＭＯ−・Ｍ３と入出力装置７ａ〜７
ｄ　（Ｓｏ−３３）とのデータ転送経路である。８は主
記憶装置１と人出力チャネル２間のデータ転送バス、９
は人出力チャネル２から主記憶装置１に対してのデータ
転送要求線、１０はバイトカウンタ４の内容により生成
されるバッファ・フル信号でバッファが有効データで満
たされていることを示すための信号線、１１はバッファ
に有効データが無いことを示すバッファ・エンプティ信
号が流れる信号線、１２はデータバッファ記憶部３から
転送経路６ａ〜６ｄに対して時分割にそれぞれ対応する
転送経路毎のデータを転送する時分割データ転送バス、
１３ａは入出力チレネル装置２の転送経路６ａと入出力
装置７ａ間のデータ転送バス、１３ｂは入出力チャネル
装出力装置７ｄ間のデータ転送バスである。

第５図は第４図に示した転送要求回路５の論理回路図で
ある。図において、転送要求回路５は後述するデータ出
力操作を行なうためのＡＮＤゲート５ａと、データ入力
操作を行なうためのＡＮＤゲート５ｂと、ＡＮＤゲート
５ａ、５ｂ（７）論理和をとるＯＲゲート５Ｃとを備え
る。

次に動作について説明する。入出力チャネル装置２及び
該当入出力装置に対して出力操作指令が発行されると、
入出力装置と入出力チャネル装置２どのデータ転送に先
立って入出力チャネル装置２から主記憶装置１に対して
データ転送要求線９によりデータ転送を要求する。デー
タ転送要求は、第５図に示す論理回路により生成される
為、データ・バッファ記憶部３の該当論理経路のデータ
記憶域が有効データで満され、信号線１０のバッファ・
フル信号が有意と成るまで出つづけ、この間入出力チャ
ネル装置２のデータ・バッファ記憶域３は、主記憶装置
１との間で最大転送レートでデータ転送を行う。この後
、この転送データは該当入出力装置に出力される。

なお、第４図において、例えば論理経路ＬＯはデータ記
憶域ＭＯ１転送経路６ａ　（Ｎｏ＞および入出力装置７
ａ　（Ｓｏ）に対応する。

一方、例えば入出力チャネル装置２及び入出力装置７ａ
に対して入力操作指令が発行されると、入出力装置７ａ
からの入力データがデータ転送経路６ａを介してデータ
・バッファ記憶部３のデータ記憶域ＭＯに格納される。

この後、バイトカウンタ４からのバッファ・エンプティ
信号が信号線１１を介して転送要求回路５に入力される
まで、データ記憶域ＭＯに格納されたデータが主記憶装
置１に転送される。これにより入出力装置７ａからの入
力データが電子計算機の主記憶装置１に入力されたこと
になる。

〔発明が解決しようとする課題〕

従来の入出力チャネル方式を採用した入出力チャネル装
置は以上のように構成されているので、短時間に複数の
データ転送経路に対して、出力操作指令が発行された場
合、入出力装置に対するデータ転送開始に先立つデータ
・バッファ記憶へのデータ転送により、主記憶装置と入
出力チャネル装置間のデータ転送能力を全て浪費してし
まい、入出力装置と現にデータ転送を行っている他のデ
ータ転送経路が主記憶装置とのデータ転送を長時開時た
される結果、データ・オーバーランが発生するなどの問
題点があり、主記憶装置と入出力チャネル装置間のデー
タ転送能力に比較して、実現できるデータ転送経路の合
計データ転送能力が著しく低く制限されていた。

この発明は上記のような問題点を解消するためになされ
たもので、主記憶装置とチャネル装置間のデータ転送能
力の浪費を抑え、データ転送経路数の大幅増加を可能と
し、データ転送能力の向上を図れる入出力チャネル方式
を得ることを目的とする。

（課題を解決するための手段〕 この発明に係る入出力チャネル方式は、データ・バッフ
ァ記憶手段（データ・バッファ記憶部３）と主記憶装置
１間のデータ転送が可能な期間にあっても、上記データ
・バッファ記憶手段に格納された有効データ量に応じて
上記論理データ転送経路ＬＯ−１３毎にデータ転送要求
間隔を変化させるために、転送要求手段（転送要求回路
１５）にデータ転送要求のタイミングを与える要求タイ
ミング発生手段（要求タイミング発生回路１６）を設け
、主記憶装置１から入出力装置７ａ〜７ｄへのデータ転
送を行なうデータ出力操作では、上記データ・バッファ
記憶手段に格納された有効データ量が零または少量の時
、最小時間間隔でデータ転送要求を発生し、有効データ
量の増加に伴いデータ転送要求間隔を増加させ、入出力
装置７ａ〜７ｄから主記憶装置１へのデータ転送を行な
うデータ入力操作では、上記データ・バッファ記憶手段
に格納された有効データ量が最大値または最大値に近い
時、最小時間間隔でデータ転送要求を発生し、有効デー
タ間の減少に伴いデータ転送要求間隔を増加させること
を特徴とするものである。

〔作用〕

この発明の入出力チャネル方式において、データ出力操
作を行なうと、データ・バッファ記憶手段（データ・バ
ッファ記憶部３）に格納された有効データ量を検出し、
その有効データ量が零または少量の時、最小時間間隔で
データ転送要求を発生することにより最高転送速度で主
記憶装置１から上記データ・バッファ記憶手段へデータ
転送を行なって入出力装置７ａ〜７ｄへのデータ転送に
備え、有効データ量の増加に伴いデータ転送要求間隔を
増加させ、入出力装置７ａ〜７ｄへのデータ転送を行な
う。一方、データ入力操作を行なうと、入出力装置７ａ
〜７ｄからの入力データがデータ・バッファ記憶手段に
格納され、データ・バッファ記憶手段に格納された有効
データ量を検出し、その有効データ量が最大値または最
大値に近い時、最小時間間隔でデータ転送要求を発生す
ることにより最高転送速度でデータ・バッファ記憶手段
から主記憶装置１へのデータ転送を行ない、有効データ
量の減少に伴いデータ転送要求間隔を増加させるように
制御する。

〔発明の実施例〕

第１図はこの発明の一実施例に係る入出力チャネル方式
を採用した入出力チャネル装置のデータ・バッファ構成
を説明するためのブロック図である。第１図において、
第４図に示す構成要素に対応するものには同一の参照符
を付し、その説明を省略する。第１図の入出力チャネル
装置２内において、１４はデータ・バッファ記憶部３に
格納されている有効データ量が半数以下であることを示
す半数以下信号をバイトカウンタ４から転送要求回路１
５へ伝えるための信号線、１６はデータ・バッファ記憶
部３と主記憶装置１間のデータ転送が可能な期間にあっ
ても、データ・バッファ記憶部３に格納された有効デー
タ量に応じて論理経路ＬＯ−１３毎にデータ転送要求間
隔を変化させるために、転送要求回路１５にデータ転送
要求のタイミングを与える要求タイミング発生手段とし
ての要求タイミング発生回路である。１７は中速要求許
可タイミング信号を要求タイミング発生回路１６から転
送要求回路１５へ伝えるための信号線、１８は低速要求
許可タイミング信号を要求タイミング発生回路１６から
転送要求回路１５へ伝えるための信号線である。

第２図は第１図の転送要求回路１５の論理回路図である
。図においてＧ１．Ｇ２．Ｇ３はデータ出力操作時にデ
ータ転送要求を生成するＡＮＤゲ−トであり、Ｇ４．Ｇ
５．Ｇ６はデータ入力操作時にデータ転送要求を生成す
るＡＮＤゲートである。ＡＮＤゲートＧ１．Ｇ４は最高
速、ＡＮＤゲートＧ２．Ｇ５は中速、ＡＮＤゲートＧ３
．Ｇ６は低速の各データ転送要求信号を生成する。また
、Ｇ７はＡＮＤゲートＧ１〜Ｇ６の出力の論理和をとる
ＯＲゲートである。

よび低速要求許可タイミング信＠１８Ｓのタイミングチ
ャートでおる。

次にこの実施例の動作について説明する。

例えば、入出力チャネル装置２を介して入出力装Ｈ７ａ
に対して出力操作指令が発行されると、入出力装置７ａ
と入出力チャネル装置２どのデータ転送に先立って、入
出力ヂャネル装置２は主記憶装置１から転送データの先
取り動作を開始する。

先取り動作の為の主記憶装置］に対するデータ転送要求
は、データ・バッファ記憶部３の該当データ記憶域ＭＯ
に格納される有効バイト数が零であることから、転送経
路６ａに相当するタイムスライスの中で、バイトカウン
タ４はバッファ・エンプティ信号を信号線１１に出力す
る。転送要求回路１５は第２図に示す論理回路より構成
されているので、第２図のＡＮＤゲートＧ１の出力が有
意となり、ＯＲゲートＧ７を経由して主記′臣装置１に
対するデータ転送要求線９が駆動され、最高速のデータ
転送要求信号が出力される。

入出力チャネル装置２からのデータ転送要求線９による
転送要求信号を受けた主記憶装置１は例えば３２バイト
のデータを転送し、入出力チャネル装置２のデータ・バ
ッファ記憶部３に在るデータ記憶域ＭＯに格納する。こ
れによりバイトカウンタ４は、次のタイムスライスでは
もはや信号線１１のバッファエンプティ信号を駆動せず
、転送要求回路１５は中速以下のデータ転送要求信号を
生成する。

データ・バッファ記憶部３のデータ記憶域ＭＯに格納さ
れた有効データ量が、記憶域ＭＯの１／２を越えるまで
は、バイトカウンタ４より信号１１４の半数以下信号が
駆動され、要求タイミング発生回路１６からの中速要求
許可タイミング信号１７Ｓの到来により、転送要求回路
１５はデータ転送要求線９のデータ転送要求信号を駆動
し、主記憶装置１ヘデータ転送を要求する。要求タイミ
ング発生回路１６により生成される中速要求許可タイミ
ング信号１７Ｓは、１つの転送経路に許される最大転送
レートの約２倍のデータ転送を実現するに足る周期で発
生し、第２図のＡＮＤゲートＧ２により中速のデータ転
送要求信号をデータ転送要求線９に生成する。データ記
憶域ＭＯに格納された有効データ量が、その記憶域ＭＯ
の１／２を越えると、信号線１４の半数以下信号も駆動
されなくなり、データ転送要求線９のデータ転送要求信
号は低速要求タイミング信号１８Ｓにより規定される１
つの転送経路に許される最大転送レートにほぼ等しいデ
ータ転送を実現する周期で発生し、データ記憶域ＭＯが
有効データで満されると、データ転送要求信号は駆動さ
れない。

この後、入出力装置７ａに対するデータ転送が開始され
、データ記憶域ＭＯの有効データが減少すると、有効デ
ータ量に従ってデータ転送要求信号がデータ転送要求線
９に生成され、円滑なデータ転送が行われる。

入力操作時の動作では、入出力装置７ａからの転送デー
タにより、データ・バッファ記憶部３のデータ記憶域Ｍ
Ｏにデータが格納され、有効データ量が１回の主記憶装
置１への転送可能バイト数を越えると、バイト・カウン
タ４は信号線１１のバッファ・エンプティ信号の駆動を
止め、第２図のＡＮＤゲートＧ６により、低速のデータ
転送要求信号がデータ転送要求線９に生成される。

チャネル指令のチエイニング等で主記憶装置１へのデー
タ転送が停止し、有効データ量が記憶域の１／２を越え
た場合、第２図のＡＮＤゲートＧ５により中速のデータ
転送要求信号がデータ転送要求線９に生成される。もし
もデータ記憶域ＭＯが有効データで満された場合、第２
図のＡＮＤゲートＧ４により最高速のデータ転送要求信
号が生成される。

上述したようにこの実施例の入出力チャネル装置２は、
バイトカウンタ４によりデータ・バッファ記憶部３に格
納された有効データ量を検出し、データ出力操作時は有
効データが無い場合、または少量の場合は最高転送速度
（最小時間間隔のデータ転送要求）で主記憶装置１から
データ・バッファ記憶部３ヘデータ転送を行なって入出
力装置７ａ〜７ｄへのデータ転送に備え、有効データ量
の増加に伴いデータ転送要求間隔を長くするように制御
する。また、データ入力操作時は、上記有効データで満
杯の場合、または満杯に近い状態では最高転送速度でデ
ータ・バッファ記憶部３から主記憶装置１ヘデータ転送
を行ない、有効データの減少に伴いデータ転送要求間隔
を長くするように制御する。

上記実施例によれば、入出力装置７８〜７ｄとのデータ
転送を保証するに必要なデータ・バッファ記憶部３のデ
ータ量を確保するまでの短時間だけ最高転送速度で主記
憶装置１とのデータ転送を行ない、他のほとんどの時間
は入出力装置７ａ〜７ｄのデータ転送速度に近い転送速
度で主記憶装置１とのデータ転送要求に応答し、主記憶
装置１とのデータ転送が特定のデータ転送経路により独
占される結果として発生する他のデータ転送経路のオー
バーランを防止する。

なお、上記実施例ではバイトカウンタ４と転送要求回路
１５と要求タイミング発生回路１６とを個別に設けたが
、これらの全部又は一部をプログラムにより代替しても
、全く同じ効果を達成することができる。

（発明の効果） 以上のように本発明によれば、データ・バッファ記憶手
段と主記憶装置間のデータ転送が可能な期間にあっても
、データ・バッファ記憶手段に格納された有効データ量
に応じて論理データ転送経路毎にデータ転送要求間隔を
変化させるために、転送要求手段にデータ転送要求のタ
イミングを与える要求タイミング発生手段を設けて構成
したので、高速度でデータ・バッファ記憶手段に対する
有効データ量の増加及び減少が図られ、これにより主記
憶装置と入出力ヂャネル装置間のデータ転送能力の浪費
を抑え、従来に比較して多数のデータ転送経路を安定に
制御することができ、したがってデータ転送経路数の大
幅増加を可能とし、データ転送能力の向上を図れるとい
う効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る入出力チャネル方式
を採用した入出力チャネル装置のデータ・バッファ構成
を説明するためのブロック図、第２図は第１図の転送要
求回路の論理回路図、第３図は第１図の要求タイミング
発生回路１６から発生する中速要求許可タイミング信号
および低速要求許可タイミング信号のタイミングチャー
ト、第４図は従来の入出力チャネル方式を採用した入出
力チャネル装置のデータ・バッファ構成を説明するため
のブロック図、第５図は第４図の転送要求回路の論理回
路図である。 １・・・・・・主記憶装置、２・・・・・・入出力チャ
ネル装置、３・・・・・・データ・バッファ記憶部（デ
ータ・バッファ記憶手段）、４・・・・・・バイトカウ
ンタ（データ量検出手段）、７ａ〜７ｄ・・・・・・入
出力装置、１５・・・・・・転送要求回路（転送要求手
段）、１６・・・・・・要求タイミング発生回路（要求
タイミング発生手段）、ＬＯ〜Ｌ３・・・・・・論理デ
ータ転送経路、ＭＯ−Ｍ３・・・・・・データ記憶域。 代理人　大君増雄　（ほか２名）

Claims (1)

【特許請求の範囲】
1. 論理データ転送経路毎に区分されたデータ記憶域を有す
   るデータ・バッファ記憶手段と、上記データ記憶域に格
   納された有効データ量を検出するデータ量検出手段と、
   上記データ・バッファ記憶手段とデータ処理に必要なデ
   ータを格納する主記憶装置間のデータ転送要求を行なう
   転送要求手段とを備え、上記主記憶装置とデータの入出
   力を行なう入出力装置との間のデータ転送を制御する入
   出力チャネル装置において、上記データ・バッファ記憶
   手段と上記主記憶装置間のデータ転送が可能な期間にあ
   つても、上記データ・バッファ記憶手段に格納された有
   効データ量に応じて上記論理データ転送経路毎にデータ
   転送要求間隔を変化させるために、上記転送要求手段に
   データ転送要求のタイミングを与える要求タイミング発
   生手段を設け、上記主記憶装置から上記入出力装置への
   データ転送を行なうデータ出力操作では、上記データ・
   バッファ記憶手段に格納された有効データ量が零または
   少量の時、最小時間間隔でデータ転送要求を発生し、有
   効データ量の増加に伴いデータ転送要求間隔を増加させ
   、上記入出力装置から上記主記憶装置へのデータ転送を
   行なうデータ入力操作では、上記データ・バッファ記憶
   手段に格納された有効データ量が最大値または最大値に
   近い時、最小時間間隔でデータ転送要求を発生し、有効
   データ量の減少に伴いデータ転送要求間隔を増加させる
   ことを特徴とする入出力チャネル方式。