JPS6033649A - デ−タ転送装置 - Google Patents
デ−タ転送装置Info
- Publication number
- JPS6033649A JPS6033649A JP58141159A JP14115983A JPS6033649A JP S6033649 A JPS6033649 A JP S6033649A JP 58141159 A JP58141159 A JP 58141159A JP 14115983 A JP14115983 A JP 14115983A JP S6033649 A JPS6033649 A JP S6033649A
- Authority
- JP
- Japan
- Prior art keywords
- register
- output
- channel
- prefetch
- byte
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、データＩＩ！７：送装置に関し、特に、先取
りバイトカウンタをイＩする転送装置の改良に関する。
りバイトカウンタをイＩする転送装置の改良に関する。
従来技術
従来、この種転送装置は、入出力装置ｊ１１との人出力
インタフェースを制御する複数のチャネル装置と、Ｌ記
者チャネル装置の動作を制−〇するチャネル制御装置を
備え、前記各チャネル装置は、最大１個の先取りハイト
カウントレジスタ データチェインを有するコマノドに勾しては、前記チャ
ネル制御装置がチャネルプロゲラ１、の次のコマンｉ・
を先取りして、前記先取りバイトカウントレジスタにそ
のバイトカウント て、最初のコマンドによるデータ転送に引続いて次のコ
マンドの転送を行うようにしている。次のコマンドの転
送を行っている間に、その次のコマン）・の先取りを行
えば、充分であるとして、従来は、」二記先取りバイト
カウンタは、１個のみしか備えられていない。データ転
送の＝＋ｉ均ｌＩｌ１間が、チャネル制御装置が転送の
前準備として、それぞれのチャネルへバイトカウントや
フラグ類を，没定する処理時間に比して充分大である場
合は、上述の従来回路で問題はない。
インタフェースを制御する複数のチャネル装置と、Ｌ記
者チャネル装置の動作を制−〇するチャネル制御装置を
備え、前記各チャネル装置は、最大１個の先取りハイト
カウントレジスタ データチェインを有するコマノドに勾しては、前記チャ
ネル制御装置がチャネルプロゲラ１、の次のコマンｉ・
を先取りして、前記先取りバイトカウントレジスタにそ
のバイトカウント て、最初のコマンドによるデータ転送に引続いて次のコ
マンドの転送を行うようにしている。次のコマンドの転
送を行っている間に、その次のコマン）・の先取りを行
えば、充分であるとして、従来は、」二記先取りバイト
カウンタは、１個のみしか備えられていない。データ転
送の＝＋ｉ均ｌＩｌ１間が、チャネル制御装置が転送の
前準備として、それぞれのチャネルへバイトカウントや
フラグ類を，没定する処理時間に比して充分大である場
合は、上述の従来回路で問題はない。
もし、多数のチャネル装置が同時動作を行い、チャネル
制御装置の負荷が大であるときは、あるチャネルのデー
タチェイン処理が遅れて次バイトカウントが格納されな
いうちに、入出力装置がデータ転送を要求することがあ
る。入出力装置のデータ転送要求から一定時間内に次バ
イトカウントが格納されないときは、データ転送が不可
能となる。これをオーバランという。従来の転送装置は
、バイトカウンタ１個のみでオーバランの起る確率は、
充分小であった。
制御装置の負荷が大であるときは、あるチャネルのデー
タチェイン処理が遅れて次バイトカウントが格納されな
いうちに、入出力装置がデータ転送を要求することがあ
る。入出力装置のデータ転送要求から一定時間内に次バ
イトカウントが格納されないときは、データ転送が不可
能となる。これをオーバランという。従来の転送装置は
、バイトカウンタ１個のみでオーバランの起る確率は、
充分小であった。
しかし、最近では、ストリーミングモードによって転送
速度の速いチャネルが出現している。従来のチャネルが
第１図（ａ）に示すように、入出力装置との間でストロ
ーブ信号ＳＴＩとＳＴＯ信号を授受しながら両装置のス
トローブ信号の１往復で１つのデータを授受していたの
に対し，ストリーミングモードのチャネルでは、同図（
ｂ）に示すように、入出力装置から周期的にＳＴＩ信号
を送出して、チャネル側では上記ＳＴＩ信号を受１、ｌ
して該信壮によってｓｒｏイ，；号を作成してデータを
サンプルすることにより、大１ｉｊ，のデータを高速に
転送することかＥＩ７能である。
速度の速いチャネルが出現している。従来のチャネルが
第１図（ａ）に示すように、入出力装置との間でストロ
ーブ信号ＳＴＩとＳＴＯ信号を授受しながら両装置のス
トローブ信号の１往復で１つのデータを授受していたの
に対し，ストリーミングモードのチャネルでは、同図（
ｂ）に示すように、入出力装置から周期的にＳＴＩ信号
を送出して、チャネル側では上記ＳＴＩ信号を受１、ｌ
して該信壮によってｓｒｏイ，；号を作成してデータを
サンプルすることにより、大１ｉｊ，のデータを高速に
転送することかＥＩ７能である。
このようなデータ転送速度の高速なチャネルの１回のデ
ータチェインのバイトカウント同程度であるとすれば、
前記チャネル制御１１装置のデータ転送前べち備処理お
よびデータチェイン処理の時間は、もはや充分速いとは
にい難く、従来のデータ転送装置は、データチェイン処
理時のオーバラン確率が確実に大きくなるという欠点が
ある。
ータチェインのバイトカウント同程度であるとすれば、
前記チャネル制御１１装置のデータ転送前べち備処理お
よびデータチェイン処理の時間は、もはや充分速いとは
にい難く、従来のデータ転送装置は、データチェイン処
理時のオーバラン確率が確実に大きくなるという欠点が
ある。
オーバランを起こしたことを確認するのは、通゛畠人出
力装置であるが，入出力装置は、現在実行中のデータ転
送がオーバランであることを検出すると、データ転送装
置に対してオーバランを報告すると同時に、該データ転
送を内試４１Ｌ，ｔ：うとする。このため、オーバラン
が起こるど、ｊ゛−パラン処理時間と再試行時間を含め
て、非常に大きな１１７間を消費し、ストリーミングモ
ー１・にした利点か喪失され、データ転送装置および入
出力装置双方の負荷を増大させるという欠点かある。
力装置であるが，入出力装置は、現在実行中のデータ転
送がオーバランであることを検出すると、データ転送装
置に対してオーバランを報告すると同時に、該データ転
送を内試４１Ｌ，ｔ：うとする。このため、オーバラン
が起こるど、ｊ゛−パラン処理時間と再試行時間を含め
て、非常に大きな１１７間を消費し、ストリーミングモ
ー１・にした利点か喪失され、データ転送装置および入
出力装置双方の負荷を増大させるという欠点かある。
発明の目的
本発明の目的は、Ｌ述の従来の欠点を解決し、ストリー
ミングモード等の高速チャネルを複数台含んだ場合でも
オーバラン耐力の大きいデータ転送装置を提供すること
にある。
ミングモード等の高速チャネルを複数台含んだ場合でも
オーバラン耐力の大きいデータ転送装置を提供すること
にある。
発明の構成
本発明のデータ転送装置は、入出力装置との入出力イン
タフェースを制御する複数台のチャネル装置と、前記各
チャネル装置の動作を制御するチャネル制御装置とをｑ
ｌｌえたデータ転送装置において、前記チャネル装置は
、転送バイトカウントレジスタと、第１および第２の先
取りバイトカウントレジスタと、前記転送バイトカウン
トレジスタの出力を演算するｌｉｉｆ ’Ｌ’Ｊ器と、
該演算器の出力と前記第１の先取りバイトカウンタの出
力とを入力して後記書込みタイミング制御回路の出力に
よって択一的に選択出力して前記転送バイトカウントレ
ジスタに入力させるセレクタ回路と、前記第１および第
２の先取りバイトカウントレジスタのセツト／スルー条
件および前記セレクタ回路の選択条件等を決定しこれら
の動作を制御する１吋込みタイミング制御回路と、入出
力装置との入出力インタフェースを制御するインタフェ
ース制御回路とを備えて、前記チャネル制御型ｄは、デ
ータチェイン動作時においては、チャネルプログラムの
次コマンドおよび必要なときはその次のコマンドの先取
りを行って前記転送バイトカウンタ、第１の先取りバイ
トカウンタ、第２の先取り／ヘイトカウンタの順に各コ
マンドの／ヘイトカウントを格納し、最初のコマンドの
転送中は前記セレクタ回路は前記演算器の出力を選択し
て前記転送バイトカウントレジスタに人力させて該レジ
スタ内の（ｆｉを１ずつ減しさせ、該レジスタの内容が
０になったときは、前記第１の先取りバイトカウントレ
ジスタ出力を選択して前記転送バイトカウントレジスタ
に入力させ、前記第１の先取りバイトカウントレジスタ
には１１１ｊ記第２の先取りハイトカウントレジスタ 発明の実施例 次に、本発明について、図面を参照して詳細に説明する
。
タフェースを制御する複数台のチャネル装置と、前記各
チャネル装置の動作を制御するチャネル制御装置とをｑ
ｌｌえたデータ転送装置において、前記チャネル装置は
、転送バイトカウントレジスタと、第１および第２の先
取りバイトカウントレジスタと、前記転送バイトカウン
トレジスタの出力を演算するｌｉｉｆ ’Ｌ’Ｊ器と、
該演算器の出力と前記第１の先取りバイトカウンタの出
力とを入力して後記書込みタイミング制御回路の出力に
よって択一的に選択出力して前記転送バイトカウントレ
ジスタに入力させるセレクタ回路と、前記第１および第
２の先取りバイトカウントレジスタのセツト／スルー条
件および前記セレクタ回路の選択条件等を決定しこれら
の動作を制御する１吋込みタイミング制御回路と、入出
力装置との入出力インタフェースを制御するインタフェ
ース制御回路とを備えて、前記チャネル制御型ｄは、デ
ータチェイン動作時においては、チャネルプログラムの
次コマンドおよび必要なときはその次のコマンドの先取
りを行って前記転送バイトカウンタ、第１の先取りバイ
トカウンタ、第２の先取り／ヘイトカウンタの順に各コ
マンドの／ヘイトカウントを格納し、最初のコマンドの
転送中は前記セレクタ回路は前記演算器の出力を選択し
て前記転送バイトカウントレジスタに人力させて該レジ
スタ内の（ｆｉを１ずつ減しさせ、該レジスタの内容が
０になったときは、前記第１の先取りバイトカウントレ
ジスタ出力を選択して前記転送バイトカウントレジスタ
に入力させ、前記第１の先取りバイトカウントレジスタ
には１１１ｊ記第２の先取りハイトカウントレジスタ 発明の実施例 次に、本発明について、図面を参照して詳細に説明する
。
第２図は、本発明の一実施例を示すブロック図である。
すなわち、本データ転送装置ｌＯは、複数台のチャネル
装置市を入出力装置５０〜５ｎに接続し、メモリ制御装
置２０を介して主記憶装置４０および中央処理装置３０
に接続されている。
装置市を入出力装置５０〜５ｎに接続し、メモリ制御装
置２０を介して主記憶装置４０および中央処理装置３０
に接続されている。
データ転送装置ＩＯは第３図に示すように、チャネル制
御装置１１０と複数のストリーミングモードチャネル１
０１−１０３とを含んで構成され、チャネル制御装置１
１０によってストリーミングモードチャネル１０１〜１
０３等の動作を制御する。ストリーミングモードチャネ
ル１０１は、転送バイトカウントレジスタ１１４と、第
１の先取りバイトカウントレジスタ りバイトカウントレジスタ１１１と、セレクタ回路１１
３と、演算器１１５と、書込みタイミング制御回路１１
６と、インタフェース制御回路１１７等から構成される
。第２の先取りパイ上カウントレジスタ１１１は、レジ
スタへの書込み線１２３および装置間インタフェース１
２２によってチャネル制御装置１１Ｏに接続される６第
２の先取りハイドカウントレジスタ レジスタへの占込み線１２４によって第１の先取りレジ
スタ１１２に接続され、第１の先取りバイトカウントレ
ジスタ１１２の出力は、出力線１２５によってセレクタ
回路１１３に人力させる。セレクタ回路１１３には演ｎ
器１ １ ５の出力も出力線１２８によって入力され
ていて，セレクタ回路１１３は書込みタイミング；（Ｊ
制御回路１１６の指ｊｌ＜によって上記２つの人力を択
・的に選択出力して、レジスタへの書込み線１２６を介
して転］Ｘバーｆ ｈカウンルノスタ１１４に人力３．
ｄる。
御装置１１０と複数のストリーミングモードチャネル１
０１−１０３とを含んで構成され、チャネル制御装置１
１０によってストリーミングモードチャネル１０１〜１
０３等の動作を制御する。ストリーミングモードチャネ
ル１０１は、転送バイトカウントレジスタ１１４と、第
１の先取りバイトカウントレジスタ りバイトカウントレジスタ１１１と、セレクタ回路１１
３と、演算器１１５と、書込みタイミング制御回路１１
６と、インタフェース制御回路１１７等から構成される
。第２の先取りパイ上カウントレジスタ１１１は、レジ
スタへの書込み線１２３および装置間インタフェース１
２２によってチャネル制御装置１１Ｏに接続される６第
２の先取りハイドカウントレジスタ レジスタへの占込み線１２４によって第１の先取りレジ
スタ１１２に接続され、第１の先取りバイトカウントレ
ジスタ１１２の出力は、出力線１２５によってセレクタ
回路１１３に人力させる。セレクタ回路１１３には演ｎ
器１ １ ５の出力も出力線１２８によって入力され
ていて，セレクタ回路１１３は書込みタイミング；（Ｊ
制御回路１１６の指ｊｌ＜によって上記２つの人力を択
・的に選択出力して、レジスタへの書込み線１２６を介
して転］Ｘバーｆ ｈカウンルノスタ１１４に人力３．
ｄる。
φｌ、送ハイドカウントレジスタ１１４の出力は、出力
線１２７によって演算器１１５に人力され、インタフェ
ース制御回路１１７に１バイト取込まれることに一１加
鐘，されて出力線１２８に出力サレる。古込みタイミン
グ制御回路１１６は、Ｉ，２第２の先取りバイトカウン
トレジスタ１１１，第１の先取りハイトカウントレジス
タ タ回路１１３，転送バイトカウントレジスタ１１４、演
算器１１５等の動作を後述するように制御するだめの回
路である。
線１２７によって演算器１１５に人力され、インタフェ
ース制御回路１１７に１バイト取込まれることに一１加
鐘，されて出力線１２８に出力サレる。古込みタイミン
グ制御回路１１６は、Ｉ，２第２の先取りバイトカウン
トレジスタ１１１，第１の先取りハイトカウントレジス
タ タ回路１１３，転送バイトカウントレジスタ１１４、演
算器１１５等の動作を後述するように制御するだめの回
路である。
チャネル制御装置１１０は、装置間インタフェース１２
１によって前記メモリ制御装置２０に接続され、データ
転送時のチャネル動作を制御し、データチェイン動作時
には、次コマンド°を先取りし、先取りしたコマンドの
，＜イトカウントを各チャネルの第２の先取りバイトカ
ウントレジスタ１１１等に供給する。必要に応じて、そ
の次のコマンドの先取りおよびそのバイトカウントの各
チャネルへの供給も行なう。
１によって前記メモリ制御装置２０に接続され、データ
転送時のチャネル動作を制御し、データチェイン動作時
には、次コマンド°を先取りし、先取りしたコマンドの
，＜イトカウントを各チャネルの第２の先取りバイトカ
ウントレジスタ１１１等に供給する。必要に応じて、そ
の次のコマンドの先取りおよびそのバイトカウントの各
チャネルへの供給も行なう。
次に、第４図に小したチャネルプログラムが第２図の主
記憶装置４０Ｆにおいて実行される場合を例にとって、
本実施例の動作について説明する。上記憶装χ１−４０
のアドレスＯＦＥＯ（１６進表示）に入カコマントと、
データチェインを示すフラグ゛ｌ゛と、パイ］・カウン
トが３２であることを示すデータが格納され、アドレス
ＯＦＦ４にはデータアドレス０番地が格納されている。
記憶装置４０Ｆにおいて実行される場合を例にとって、
本実施例の動作について説明する。上記憶装χ１−４０
のアドレスＯＦＥＯ（１６進表示）に入カコマントと、
データチェインを示すフラグ゛ｌ゛と、パイ］・カウン
トが３２であることを示すデータが格納され、アドレス
ＯＦＦ４にはデータアドレス０番地が格納されている。
アトレス０ＦＥ８のコマンドは、データチェインを”
１ ”とし、３２番地から３２パー（１・のデータ転送
を指示している。アドレス０ＦＦＯのコマンドも同様に
データチェインを°“１°゛として、６４番地から３２
バイトのデータ転送を指示し、アドレス０ＦＦ８のコマ
ンドはデータチェインな“Ｏパとして９６番地から３２
バイトのデータ４シ：送を指示している。
１ ”とし、３２番地から３２パー（１・のデータ転送
を指示している。アドレス０ＦＦＯのコマンドも同様に
データチェインを°“１°゛として、６４番地から３２
バイトのデータ転送を指示し、アドレス０ＦＦ８のコマ
ンドはデータチェインな“Ｏパとして９６番地から３２
バイトのデータ４シ：送を指示している。
中央処Ｊｙ！装置３０において、入出力動作が要求され
ると、データ転送装置１０↓こ夕、＋して入出力命令が
発行される。装置間インタフェース１２１を介して上記
入出力命令を受取ったチャネル制御装置１グ１１０は、
装置間インタフェース１２１を介して主記憶装置４０か
もチャネルプログラムを取ってくる。第４図の例では、
第１コマンドは、アドレスｏｏｏｏからの３２バイトの
転送およびデータチェインを指示している。このと５、
チャネル制御装置ｌｌＯは再び装置間・ｆフタフェース
１２１を介して主記憶装置４０から次コマンドの先取り
を行なう。第２コマンドもデータチェインを指示してい
るので、もう１度次のコマンドの先取りをする。３個の
コマンドの先取りを完了したチャネル制御装置１１０は
、装置間インタフェース１２２を介してストリーミング
モードチャネル１０１内の３つのバイトカウントレジス
タへ上記各コマンドのバイトカウントをｍｎ次格納する
。先ず、第１コマンドのバイトカラン１−（３２）を転
送バイトカウントレジスタ は，書込みタイミング制御回路１１６によって第２の先
取りバイトカウント 第１の先取りバイトカウントレジスタ１１２をスルー状
態に制御し、セレクタ回路１１３はレジスタからの出力
線１２５を選択するように制御される。次に、第２コマ
ンドのバイトカウント（３２）を第１の先取りバイトカ
ウントレジスタ１、１２に格納するときは、転送バイト
カウントレジスタ１１４はホールドに、第２の先取りバ
イトカウントレジスタ１１１はスルーに制御される。
ると、データ転送装置１０↓こ夕、＋して入出力命令が
発行される。装置間インタフェース１２１を介して上記
入出力命令を受取ったチャネル制御装置１グ１１０は、
装置間インタフェース１２１を介して主記憶装置４０か
もチャネルプログラムを取ってくる。第４図の例では、
第１コマンドは、アドレスｏｏｏｏからの３２バイトの
転送およびデータチェインを指示している。このと５、
チャネル制御装置ｌｌＯは再び装置間・ｆフタフェース
１２１を介して主記憶装置４０から次コマンドの先取り
を行なう。第２コマンドもデータチェインを指示してい
るので、もう１度次のコマンドの先取りをする。３個の
コマンドの先取りを完了したチャネル制御装置１１０は
、装置間インタフェース１２２を介してストリーミング
モードチャネル１０１内の３つのバイトカウントレジス
タへ上記各コマンドのバイトカウントをｍｎ次格納する
。先ず、第１コマンドのバイトカラン１−（３２）を転
送バイトカウントレジスタ は，書込みタイミング制御回路１１６によって第２の先
取りバイトカウント 第１の先取りバイトカウントレジスタ１１２をスルー状
態に制御し、セレクタ回路１１３はレジスタからの出力
線１２５を選択するように制御される。次に、第２コマ
ンドのバイトカウント（３２）を第１の先取りバイトカ
ウントレジスタ１、１２に格納するときは、転送バイト
カウントレジスタ１１４はホールドに、第２の先取りバ
イトカウントレジスタ１１１はスルーに制御される。
第３コマンドのバイトカウント（３２）を第２の先取り
バイトカウントレジスタｉｌｌに格納するときは、転送
バイトカウントレジスタ１１４，第１の先取りバイトカ
ラン）・レジスタ１１２ｊ；ｉホールドとなる。そして
、上記３つのパイＩ・カウントをそれぞれのレジスタに
格納すると、チャネル制御装置１１０は、ストリーミン
グモードチャネル１０１に対して起動指示をかけ、該起
動指示を受取った書込みタイミング制御回路１１６は、
セレクタ回路１１３に演算器１１５の出力を選択するよ
うに制御する。従って、転送バイトカウントレジスタ１
１４の内容は、入出力装ざ１５０から装置間インタフェ
ース１３６を介してｌバイトのデータが・インタフェー
ス制御回路１ １ ”／に人力し装置間インタフェース
１２２を介して−に記ｔ（Ｉ装置４０に転送されるごと
に■ずつ減しられる。３２バイトの転送か完ｒすると転
送バイトカウントレジスク１１４の値が（０）になり、
古込みタイミングｆｌ／Ｉ御回路１１６は演算器１１５
の演η結果出力線１２９によって転送ハイドカウントレ
ジスタ１１４の値が（０）になったことを知る。そして
、 ｉｌｊ制御錦１３０〜１３３によって第１の先１段
り／ヘイトカウントレジスタ１１２の内容を転送／九イ
トカウントレジスタ１１４へ移送させ、第２の先取りバ
イトカウントレジスタ１１１の内容を第１ノ先取りバイ
トカラン）・レジスタ１１２へ移送させる。これにより
、データチェイン後の転送は、装置間インタフェース１
３６を介して入出力装置５０と続行することができる。
バイトカウントレジスタｉｌｌに格納するときは、転送
バイトカウントレジスタ１１４，第１の先取りバイトカ
ラン）・レジスタ１１２ｊ；ｉホールドとなる。そして
、上記３つのパイＩ・カウントをそれぞれのレジスタに
格納すると、チャネル制御装置１１０は、ストリーミン
グモードチャネル１０１に対して起動指示をかけ、該起
動指示を受取った書込みタイミング制御回路１１６は、
セレクタ回路１１３に演算器１１５の出力を選択するよ
うに制御する。従って、転送バイトカウントレジスタ１
１４の内容は、入出力装ざ１５０から装置間インタフェ
ース１３６を介してｌバイトのデータが・インタフェー
ス制御回路１ １ ”／に人力し装置間インタフェース
１２２を介して−に記ｔ（Ｉ装置４０に転送されるごと
に■ずつ減しられる。３２バイトの転送か完ｒすると転
送バイトカウントレジスク１１４の値が（０）になり、
古込みタイミングｆｌ／Ｉ御回路１１６は演算器１１５
の演η結果出力線１２９によって転送ハイドカウントレ
ジスタ１１４の値が（０）になったことを知る。そして
、 ｉｌｊ制御錦１３０〜１３３によって第１の先１段
り／ヘイトカウントレジスタ１１２の内容を転送／九イ
トカウントレジスタ１１４へ移送させ、第２の先取りバ
イトカウントレジスタ１１１の内容を第１ノ先取りバイ
トカラン）・レジスタ１１２へ移送させる。これにより
、データチェイン後の転送は、装置間インタフェース１
３６を介して入出力装置５０と続行することができる。
同時に、制御線１３４および装置間インタフェース１２
２を使用して、さらにデータチェイン処理が必要なこと
をチャネル制御装置１１０へ報告する。報告を受けたチ
ャネル制御装置１１０は、第４コマンドの先取りを行な
い、第４コマンドかデータチェインを指示していないこ
とから、それ以上の先取りｔ±行わずに、装置間インタ
フェース１２２，レジスタへの書込み線１２３を介して
、第４コマンドの／くイトカウント（３２）を第２の先
取りｌ（イトカウントレジスタ１１１に格納する。この
とき、古込みタイミング制御回路１１６は、第１の先取
り／くイトカウントレジスタ１１２の内容が転送／くイ
トカウントレジスタｌ１４へ移送ずみである力）否力）
に応して、移送ずみであれば、第２の先取りバイＩ・カ
ウントレジスタ１１１をスルーとして」−２第４コマン
ドのバイトカウント（３２）は第１の先取り／ヘイトカ
ウントレジスタ１１２に直接格納される。
２を使用して、さらにデータチェイン処理が必要なこと
をチャネル制御装置１１０へ報告する。報告を受けたチ
ャネル制御装置１１０は、第４コマンドの先取りを行な
い、第４コマンドかデータチェインを指示していないこ
とから、それ以上の先取りｔ±行わずに、装置間インタ
フェース１２２，レジスタへの書込み線１２３を介して
、第４コマンドの／くイトカウント（３２）を第２の先
取りｌ（イトカウントレジスタ１１１に格納する。この
とき、古込みタイミング制御回路１１６は、第１の先取
り／くイトカウントレジスタ１１２の内容が転送／くイ
トカウントレジスタｌ１４へ移送ずみである力）否力）
に応して、移送ずみであれば、第２の先取りバイＩ・カ
ウントレジスタ１１１をスルーとして」−２第４コマン
ドのバイトカウント（３２）は第１の先取り／ヘイトカ
ウントレジスタ１１２に直接格納される。
木実施例においては、３つのバイＩ・カウントレジスタ
１１１，１１２，１１４に先取りバイトカウントを移送
することにより、チャオル制御装置１１０のデータチェ
イン処理に時間的余裕を生じ、従来ならば、３２バイト
の転送中にｉなうべきデータチェイン処理を６４パー（
１・の転送時間中に行なえばよいことになる。従って、
データ転送が高速に行なわれても、オーバランを牛しな
いという効果がある。
１１１，１１２，１１４に先取りバイトカウントを移送
することにより、チャオル制御装置１１０のデータチェ
イン処理に時間的余裕を生じ、従来ならば、３２バイト
の転送中にｉなうべきデータチェイン処理を６４パー（
１・の転送時間中に行なえばよいことになる。従って、
データ転送が高速に行なわれても、オーバランを牛しな
いという効果がある。
発明の効果
以」二のように１本発明においては、ストリーミングモ
ート等の高速チャネル装置内に、先取りバイトカウンタ
を２個備えることにより、チャネル制御装置のデータチ
ェイン処理時間に余裕を生じさせる構成としたから、オ
ーバランＩｎｌ力の大きなデータ転送装置を提供できる
という効果がある。
ート等の高速チャネル装置内に、先取りバイトカウンタ
を２個備えることにより、チャネル制御装置のデータチ
ェイン処理時間に余裕を生じさせる構成としたから、オ
ーバランＩｎｌ力の大きなデータ転送装置を提供できる
という効果がある。
第１図は従来のチャネルとストリーミングチャネルの相
違を説明するだめのタイミング図、第２図は本発明の一
実施例を示すブロック図、第３図は上記実施例のデータ
転送装置の詳細を示すブロック図、第４図は１−記実施
例が実行すべきチャネルプログラムの−・例を示す図で
ある。 図において、ＩＯ＝データ転送装置、２０：メモリ制御
装置、３０：中央処理装置、４０：主記憶装置、５０〜
５ｎ：入出力装置、１１０：チャネル制御装置、１０１
〜１０３：ストリーミングモードチャネル、Ｉｌｌ：第
２の先取りバイトカウントレジスタ、１１２：第１の先
取りバイトカウントレジスタ、１１３：セレクタ回路、
１１４：転送バイトカウントレジスタ、１１５：演算器
、ｌｔ ６ ： ７＋、７込みタイミング制御回路、１
１７：インタフエース制御回路、１２１，１２２゜１３
６〜１４０：装置間インタフェース、１２３、−．１．
２４，１２６：レジスタへの一丁込み線、１２５，１２
７＋レジスタからの出力線、１２８：演算器出力線、１
２９：演算器出力線、１．３０〜１３５：制御線。 出願人 １１本電気株式会社 代理人 ｊｒ理ト イ１１１１俊宗 ’Ｈ＝ ’Ｉ ｈと１ ５＋１ ｌｌ ぁＳ２０ ０ シ！８４μ
違を説明するだめのタイミング図、第２図は本発明の一
実施例を示すブロック図、第３図は上記実施例のデータ
転送装置の詳細を示すブロック図、第４図は１−記実施
例が実行すべきチャネルプログラムの−・例を示す図で
ある。 図において、ＩＯ＝データ転送装置、２０：メモリ制御
装置、３０：中央処理装置、４０：主記憶装置、５０〜
５ｎ：入出力装置、１１０：チャネル制御装置、１０１
〜１０３：ストリーミングモードチャネル、Ｉｌｌ：第
２の先取りバイトカウントレジスタ、１１２：第１の先
取りバイトカウントレジスタ、１１３：セレクタ回路、
１１４：転送バイトカウントレジスタ、１１５：演算器
、ｌｔ ６ ： ７＋、７込みタイミング制御回路、１
１７：インタフエース制御回路、１２１，１２２゜１３
６〜１４０：装置間インタフェース、１２３、−．１．
２４，１２６：レジスタへの一丁込み線、１２５，１２
７＋レジスタからの出力線、１２８：演算器出力線、１
２９：演算器出力線、１．３０〜１３５：制御線。 出願人 １１本電気株式会社 代理人 ｊｒ理ト イ１１１１俊宗 ’Ｈ＝ ’Ｉ ｈと１ ５＋１ ｌｌ ぁＳ２０ ０ シ！８４μ
Claims (1)
- 【特許請求の範囲】 入出力装置との入出力インタフェースを制御する複数台
の壬ヤネル装置と、 ｒ’＋ｉｊ記各チャネル装置の動
作を制御するチャネル制御装置とを備えたデータ転送装
置において、前記チャネル装置は、リリ：送バイトカウ
ントレジスタと、第１ ＪＪよひ第２の先取リハイトカ
ウノトレジスタと、前記転送バイトカウントレジスタ と、該演算：（Ｋの出力と前記第１の先取りバイトカウ
ンタの出力とを入力して後記書込みタイミング制御回路
の出力によって択一的に選択出力して前記転送ハイ（カ
ウノトレジスタに入力さけるセレクタ回路と、前記第１
および第２の先取りハイトカウンルシスタのセット／ス
ルー榮Ｐ；およヒ＋ｉｉｊ記セレクタ回路の選択条件等
を決定しこれらの動作を制御する書込みタイミングｒｌ
ｊｌ ７５１１回路と、入出力装置との人出力インタフ
ェースを制御するインタフェース制御回路とをソ１１え
て、ｒｉｉｊ記チャネルルｊ御装置は、データチェイン
動作時においては，チャネルプロゲラ１、の次コマンド
および必要なときはその次のコマンドの先取りを行って
前記転送バイトカウンタ、第１の先取りバイトカウンク
，第２の先取りバイトカウンタの順に各コマンドのハイ
トカウントを格納し、最初のコマン１：の転送中は前記
セレクタ回路はｌ）ｂ２演算器の出力を選択してｎｉｊ
記転送バイトカウントレジスタ該レジスタ内のｆ＋／ｉ
を１ずつ減しさせ、該レジスタの内容がＯになったとき
は、前記第１の先取りハイ［・カウンルシスタの出力を
選択してＭ７記転送／ヘイトカウントレシスタに人力さ
せ，前記第１の先取りバイトカウンタ 取りバイトカウントレジスタの内容か移送されることを
特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58141159A JPS6033649A (ja) | 1983-08-03 | 1983-08-03 | デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58141159A JPS6033649A (ja) | 1983-08-03 | 1983-08-03 | デ−タ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6033649A true JPS6033649A (ja) | 1985-02-21 |
| JPH0148576B2 JPH0148576B2 (ja) | 1989-10-19 |
Family
ID=15285501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58141159A Granted JPS6033649A (ja) | 1983-08-03 | 1983-08-03 | デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6033649A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4838642A (ja) * | 1971-09-17 | 1973-06-07 | ||
| JPS513749A (ja) * | 1974-06-28 | 1976-01-13 | Hitachi Ltd | Johoshorisochi |
-
1983
- 1983-08-03 JP JP58141159A patent/JPS6033649A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4838642A (ja) * | 1971-09-17 | 1973-06-07 | ||
| JPS513749A (ja) * | 1974-06-28 | 1976-01-13 | Hitachi Ltd | Johoshorisochi |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0148576B2 (ja) | 1989-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1899826B1 (en) | Device and method for controlling an execution of a dma task | |
| KR870004365A (ko) | 직렬 전송선을 갖춘 채널용 데이터 전송장치 및 그 전송방법 | |
| EP1899827B1 (en) | Device and method for executing a dma task | |
| US5961614A (en) | System for data transfer through an I/O device using a memory access controller which receives and stores indication of a data status signal | |
| JPH03189843A (ja) | データ処理システムおよび方法 | |
| US4032898A (en) | Interface control unit for transferring sets of characters between a peripheral unit and a computer memory | |
| JPS6033649A (ja) | デ−タ転送装置 | |
| JPH02129746A (ja) | 入出力チャネル装置 | |
| JPH04277850A (ja) | ディスクリプタ制御方式 | |
| JPH02310649A (ja) | 受信フレーム転送方式および通信制御装置 | |
| KR0145932B1 (ko) | 고속중형 컴퓨터시스템에 있어서 디엠에이제어기 | |
| JPH01284950A (ja) | 入出力チャネル方式 | |
| US6763405B2 (en) | Process for interfacing a microprocessor with a packet based device and respective system | |
| JPS6259344B2 (ja) | ||
| JPH04160459A (ja) | データ転送装置 | |
| JPS585824A (ja) | チヤネル間デ−タ転送方式 | |
| JPS58213324A (ja) | デ−タ転送制御方式 | |
| JPS63204348A (ja) | 情報処理システムのデータ入出力制御方法 | |
| JPH04175957A (ja) | データ転送装置 | |
| JPS5872233A (ja) | チヤネル装置 | |
| JPS60123954A (ja) | スタック処理方式 | |
| JPS6240745B2 (ja) | ||
| JPS61117651A (ja) | インタ−フエイス装置 | |
| JPH03142549A (ja) | データ処理装置 | |
| JPS6227846A (ja) | 入出力チヤネル |