JPS58213324A - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
- Publication number
- JPS58213324A JPS58213324A JP9484582A JP9484582A JPS58213324A JP S58213324 A JPS58213324 A JP S58213324A JP 9484582 A JP9484582 A JP 9484582A JP 9484582 A JP9484582 A JP 9484582A JP S58213324 A JPS58213324 A JP S58213324A
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- data transfer
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明はデータ転送制御方式に関し、特にデータ先取り
制御を行う入出力チャネル装置におけるデータ転送制御
方式に関する。
制御を行う入出力チャネル装置におけるデータ転送制御
方式に関する。
従来技術
データ先取り制御を行う入出力チャネル装置におけるデ
ータ転送制御方式としては、従来、主記憶装置との間の
データ転送数をカウントする第１のカウンタと、入出力
制御装置との間のデータ転送数をカウントする第２のカ
ウンタとを設けて、前記第１のカウンタが最終値になっ
たことを検出することにより主記憶装置との間のデータ
転送を終了させ、また、前記第２のカウンタが最終値に
なったことを検出することにより入出力制御装置との間
のデータ転送を終了させる如く制御する方式が知られて
いる。
ータ転送制御方式としては、従来、主記憶装置との間の
データ転送数をカウントする第１のカウンタと、入出力
制御装置との間のデータ転送数をカウントする第２のカ
ウンタとを設けて、前記第１のカウンタが最終値になっ
たことを検出することにより主記憶装置との間のデータ
転送を終了させ、また、前記第２のカウンタが最終値に
なったことを検出することにより入出力制御装置との間
のデータ転送を終了させる如く制御する方式が知られて
いる。
しかし上述のデータ転送制御方式においては、２つのカ
ウンタを独立に制御するため、回路が複雑になりハード
ウェア量が多くなるという欠点があった。
ウンタを独立に制御するため、回路が複雑になりハード
ウェア量が多くなるという欠点があった。
発明の目的
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来のデータ転送制御方式における上述
の如き欠点を除去して、ハードウェア量を削減すること
が可能なデータ転送制御方式を提供することにある。
するところは、従来のデータ転送制御方式における上述
の如き欠点を除去して、ハードウェア量を削減すること
が可能なデータ転送制御方式を提供することにある。
本発明の上記目的は、データの先取り制御を行う人出力
チャネル装置において、転送語数をカウントしプログラ
ムから指定された語数のデータが先取りされたことを検
出する検ｔＢ＠路と、該検出回路の出力を最終データ表
示子としてデータとともに記憶する書換え可能な記憶回
路と、該記憶回路の語選択のためのアドレス入力回路お
よび前記記憶回路から最終データ表示子が付加されたデ
ータが読出されたことを検出する検出回路を設けて、該
検出回路が、前記最終データ表示子が付加されたデータ
が主記憶装置または入出力制御装置に転送されたことを
検出することにより、データ転送を終了させることを特
徴とするデータ転送制御方式によって達成される。
チャネル装置において、転送語数をカウントしプログラ
ムから指定された語数のデータが先取りされたことを検
出する検ｔＢ＠路と、該検出回路の出力を最終データ表
示子としてデータとともに記憶する書換え可能な記憶回
路と、該記憶回路の語選択のためのアドレス入力回路お
よび前記記憶回路から最終データ表示子が付加されたデ
ータが読出されたことを検出する検出回路を設けて、該
検出回路が、前記最終データ表示子が付加されたデータ
が主記憶装置または入出力制御装置に転送されたことを
検出することにより、データ転送を終了させることを特
徴とするデータ転送制御方式によって達成される。
発明の実施例
第１図は本発明の一実施例であるデータ転送制御回路を
示すブロック図である。図において、１はマイクロプロ
グラム・フントロール回路、２は転送バイト・カウンタ
、ろはカウント−〇検出回路、４は転送中断検出回路、
５はデータ記憶回路としてのＲＡＭ、６はカウント−〇
表示子記憶回路としてのＲＡＭ、７はＲＡＭの語選択の
ためのアドレス回路、８はＲＡ Ｍ書込み回路、９はＲ
ＡＭ読出し回路、１０は入力データ・ランチ、１１はＯ
Ｒゲート、１２け出力データ・ラッチ、１３はデータ転
送終了検出用ラッチを示す。
示すブロック図である。図において、１はマイクロプロ
グラム・フントロール回路、２は転送バイト・カウンタ
、ろはカウント−〇検出回路、４は転送中断検出回路、
５はデータ記憶回路としてのＲＡＭ、６はカウント−〇
表示子記憶回路としてのＲＡＭ、７はＲＡＭの語選択の
ためのアドレス回路、８はＲＡ Ｍ書込み回路、９はＲ
ＡＭ読出し回路、１０は入力データ・ランチ、１１はＯ
Ｒゲート、１２け出力データ・ラッチ、１３はデータ転
送終了検出用ラッチを示す。
以下、主記憶装置から入出力制御装置へのデータ転送の
場合を例にとり、本実施例回路の動作を説明する。
場合を例にとり、本実施例回路の動作を説明する。
データ転送に先立ってマイクロプログラム・コントロー
ル回路１からアドレス回路７へ、アドレスリセット信号
ｑが出力され、ＲＡＭ５．ＲＡＭ６のアドレスを初期設
定する。また、転送バイト・カウンタ２には、同じくマ
イクロプログラム・コントロール回路１から出力される
カウントセット信号ａにより、内部バスｂを介してプロ
グラムより指定された転送バイト数がセットされる。
ル回路１からアドレス回路７へ、アドレスリセット信号
ｑが出力され、ＲＡＭ５．ＲＡＭ６のアドレスを初期設
定する。また、転送バイト・カウンタ２には、同じくマ
イクロプログラム・コントロール回路１から出力される
カウントセット信号ａにより、内部バスｂを介してプロ
グラムより指定された転送バイト数がセットされる。
データ転送が開始されると、主記憶装置がらの読出しデ
ータが入力データ・ラッチ１ｏにセットされる。入力デ
ータ・ラッチ１０にセットされたデータは、ＲＡＭ５が
満杯でないという条件でＲＡＭ書込み回路８からのＲＡ
Ｍ書込み信号ｆによりＲＡＭ５に書込まれる。この時同
時に転送バイト・カウンタ２の内容がデクリメントされ
る。
ータが入力データ・ラッチ１ｏにセットされる。入力デ
ータ・ラッチ１０にセットされたデータは、ＲＡＭ５が
満杯でないという条件でＲＡＭ書込み回路８からのＲＡ
Ｍ書込み信号ｆによりＲＡＭ５に書込まれる。この時同
時に転送バイト・カウンタ２の内容がデクリメントされ
る。
転送バイト・カウンタ２の出力Ｃはカウント−〇検出回
路３によりチェックされ、カウント−〇の場合、信号ｄ
として出力される。この信号ｄはプログラムにより指定
された転送バイト数のデータ転送終了前に検出した異常
状態により、データ転送を終了させるためのデータ転送
中断検出回路４の出力ｅとＯＲゲート１１により論理和
されて、最終データ表示入力信号にとなり前記ＲＡＭ書
込み信号ｆによりＲ，Ａ Ｍ ６に書込まれる。ＲＡＭ
５゜Ｆｉ、 Ａ Ｍ ６への書込み動作終了後アドレス
回路７の書込みアドレスを更新する。入力データ・バッ
ファ１０のデータがＲＡ Ｍ ５に移されたことにより
次のデータが主記憶装置から入力データ・バッファ１０
にセットされる。以後この動作を繰り返し最終データ表
示入力信号に−“１″（ＯＮ）となったデータをＲＡＭ
５．ＲＡＭ６に書込むまで主記憶装置との間のデータ転
送を続ける。ＲＡＭ５． ＲＡＭ６に書込まれたデータ
および最終データ表示子は、入出力制御装置からの転送
要求に基づ＜ ＲＡＭ読出し回路９からのＲＡＭ読出し
信号ｇにより、出力データ・ラッチ１２およびデータ転
送終了検出用ラッチ１３にセットされる。ＲＡＭ５．Ｒ
ＡＭ６からの読出し動作終了後アドレス回路の読出しア
ドレスを更新する。入出力制御装置からのデータ転送要
求により、出力データ・ラッチ１２にセットされたデー
タが入出力制御装置に送られると、次のデータおよび最
終データ表示子がＲＡＢ４５． ＲＡＭ６から読出され
、出力データ・ラッチ１２およびデータ転送終了検出ラ
ッチ１３にセットされる。この動作を繰り返しデータ転
送終了信号Ｐ−″１“′となったデータを入出力制御装
置に転送することにより、主記憶装置から入出力制御装
置へのデータ転送の全シーケンスを終了する。
路３によりチェックされ、カウント−〇の場合、信号ｄ
として出力される。この信号ｄはプログラムにより指定
された転送バイト数のデータ転送終了前に検出した異常
状態により、データ転送を終了させるためのデータ転送
中断検出回路４の出力ｅとＯＲゲート１１により論理和
されて、最終データ表示入力信号にとなり前記ＲＡＭ書
込み信号ｆによりＲ，Ａ Ｍ ６に書込まれる。ＲＡＭ
５゜Ｆｉ、 Ａ Ｍ ６への書込み動作終了後アドレス
回路７の書込みアドレスを更新する。入力データ・バッ
ファ１０のデータがＲＡ Ｍ ５に移されたことにより
次のデータが主記憶装置から入力データ・バッファ１０
にセットされる。以後この動作を繰り返し最終データ表
示入力信号に−“１″（ＯＮ）となったデータをＲＡＭ
５．ＲＡＭ６に書込むまで主記憶装置との間のデータ転
送を続ける。ＲＡＭ５． ＲＡＭ６に書込まれたデータ
および最終データ表示子は、入出力制御装置からの転送
要求に基づ＜ ＲＡＭ読出し回路９からのＲＡＭ読出し
信号ｇにより、出力データ・ラッチ１２およびデータ転
送終了検出用ラッチ１３にセットされる。ＲＡＭ５．Ｒ
ＡＭ６からの読出し動作終了後アドレス回路の読出しア
ドレスを更新する。入出力制御装置からのデータ転送要
求により、出力データ・ラッチ１２にセットされたデー
タが入出力制御装置に送られると、次のデータおよび最
終データ表示子がＲＡＢ４５． ＲＡＭ６から読出され
、出力データ・ラッチ１２およびデータ転送終了検出ラ
ッチ１３にセットされる。この動作を繰り返しデータ転
送終了信号Ｐ−″１“′となったデータを入出力制御装
置に転送することにより、主記憶装置から入出力制御装
置へのデータ転送の全シーケンスを終了する。
以上の説明においては、主記憶装置から入出力制御装置
へのデータ転送の場合を例にとったが、これとは逆に入
出力制御装置から主記憶装置へのデータ転送についても
同様のシーケンスにより行われることは１うまでもない
、。
へのデータ転送の場合を例にとったが、これとは逆に入
出力制御装置から主記憶装置へのデータ転送についても
同様のシーケンスにより行われることは１うまでもない
、。
発明の効果
以上述べた如く、大発明によれば、データの先取り制御
を行う入出力チャネル装置において、転送語数をカウン
トしプログラムから指定された語数のデータが先取りさ
れたことを検出する検出回路と、該検出囲路の出力を最
終データ表示子としてデータとともに記憶する６ｐえ可
能な記憶回路と、該記憶回路の語選択のためのアドレス
入力回路および前記記憶回路から最終データ表示子が付
加されたデータが読出されたことを検出する検出回路を
設けて、該検出回路が、前記最終データ表示子が付加さ
れたデータが主記憶装置または入出力制御装置に転送さ
れたことを検出することにより、データ転送を終了させ
るようにしためで、主記憶装置側と入出力制御装置側と
のデータ転送数を同一のカウンタにより制御することが
可能となり、ハードウェア愈を削減しこれに伴ない制御
回路を単純化することが可能なデータ転送制御方式を実
現できるという顕著な効果を萎する５のである。
を行う入出力チャネル装置において、転送語数をカウン
トしプログラムから指定された語数のデータが先取りさ
れたことを検出する検出回路と、該検出囲路の出力を最
終データ表示子としてデータとともに記憶する６ｐえ可
能な記憶回路と、該記憶回路の語選択のためのアドレス
入力回路および前記記憶回路から最終データ表示子が付
加されたデータが読出されたことを検出する検出回路を
設けて、該検出回路が、前記最終データ表示子が付加さ
れたデータが主記憶装置または入出力制御装置に転送さ
れたことを検出することにより、データ転送を終了させ
るようにしためで、主記憶装置側と入出力制御装置側と
のデータ転送数を同一のカウンタにより制御することが
可能となり、ハードウェア愈を削減しこれに伴ない制御
回路を単純化することが可能なデータ転送制御方式を実
現できるという顕著な効果を萎する５のである。
第１図は不発明の一実施例を示すブロツク図である。
１：マイクロプログラム・コントロール回路、２：転送
バイト・カウンタ、３、カウント−〇検出回路、４：転
送中断検出回路１．５ 、６ ： ＲＡＭ。 ７ ： ７ドレス回路、８：ＲＡＭｍｆｆ込み回路、９
：ＲＡＭ読出し回路、１０：入力テーク・ラッチ、１１
：ＯＲゲート、１２：出力データ・ラッチ、１３：デー
タ転送終了検出用ラッチ。
バイト・カウンタ、３、カウント−〇検出回路、４：転
送中断検出回路１．５ 、６ ： ＲＡＭ。 ７ ： ７ドレス回路、８：ＲＡＭｍｆｆ込み回路、９
：ＲＡＭ読出し回路、１０：入力テーク・ラッチ、１１
：ＯＲゲート、１２：出力データ・ラッチ、１３：デー
タ転送終了検出用ラッチ。
Claims (1)
- データの先取り制御を行う入出力チャネル装置において
、転送語数をカウントしプログラムから指定された語数
のデータが先取りされたことを検出する検出回路と、該
検出回路の出力を最終データ表示子としてデータととも
に記憶する書換え可能な記憶回路と、該記憶回路の語選
択のためのアドレス入力回路および前記記憶回路から最
終データ表示子が付加されたデータが読出されたことを
検出する検出回路を設けて、該検出回路が、前記最終デ
ータ表示子が付加されたデータが主記憶装置または入出
力制御装置に転送されたことを検出することにより、デ
ータ転送を終了させることを特徴とするデータ転送制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9484582A JPS58213324A (ja) | 1982-06-04 | 1982-06-04 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9484582A JPS58213324A (ja) | 1982-06-04 | 1982-06-04 | デ−タ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58213324A true JPS58213324A (ja) | 1983-12-12 |
Family
ID=14121368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9484582A Pending JPS58213324A (ja) | 1982-06-04 | 1982-06-04 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213324A (ja) |
-
1982
- 1982-06-04 JP JP9484582A patent/JPS58213324A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5287471A (en) | Data transfer controller using direct memory access method | |
| JPS5987569A (ja) | デ−タ自動連続処理回路 | |
| JPS61125641A (ja) | デ−タ圧縮制御方式 | |
| JPS58213324A (ja) | デ−タ転送制御方式 | |
| JPS61123970A (ja) | デ−タ転送制御方式 | |
| US4272809A (en) | Channel device | |
| EP0410382A2 (en) | Data transfer controller using direct memory access method | |
| JP2533886B2 (ja) | デ―タ転送方式 | |
| JPS6235148B2 (ja) | ||
| JPS5837755A (ja) | 空き領域検出装置 | |
| JPH06348644A (ja) | Ｄｍａ回路 | |
| JPS6220041A (ja) | デ−タ処理装置の非同期デ−タ転送回路 | |
| JPS6047626B2 (ja) | デ−タ・バッファ制御方式 | |
| JPS5533282A (en) | Buffer control system | |
| JPS6033649A (ja) | デ−タ転送装置 | |
| JPS6145359A (ja) | 情報処理装置 | |
| JPS61117651A (ja) | インタ−フエイス装置 | |
| JPS58121432A (ja) | メモリ制御回路 | |
| JPH0133848B2 (ja) | ||
| JPS6084632A (ja) | デイスク制御装置 | |
| JPH07146839A (ja) | Ｄｍａ回路 | |
| JPH02183357A (ja) | 入出力制御方式 | |
| JPH02287661A (ja) | データアクセス方式 | |
| JPH01147759A (ja) | 入出力処理装置 | |
| JPS592283A (ja) | バツフアメモリ制御装置 |