JPH02287661A - データアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はデータとデータチェーンのエントリを格納する
バッファを有する回路に於ける、メモリと１／Ｏポート
との間のデータチェーンによるＤＭＡ転送時のＩ／Ｏ側
のデータアクセス方式に関する。

（従来の技術） 従来、データとデータチェーンのエントリを格納するバ
ッファを有する回路に於いて、メモリとＩ／Ｏポートと
の間のＤＭＡ転送を、複数個のエントリで構成されるデ
ータチェーンで行なう場合、各エントリのレングスとア
ドレスを各カウンタにセットすることにより転送を制御
している。

即ち、メモリリードのときは、メモリ側のカウンタによ
り、メモリからデータを受信して、その後、随時、Ｉ／
Ｏ側からリードし、又、メモリライトのときは、Ｉ／Ｏ
側のカウンタ分だけデータバツファにデータをウィトし
、メモリ側のカウンタ制御によって、そのデータをメモ
リの各アドレスに転送する。各レングスカウンタは、デ
ータアクセス毎にアクセスバイト数分デクリメントされ
、そのレングスカウンタの値が「０」になると、次のデ
ータチェーンのエントリのレングスをロードする。

このため、例えばＩ／Ｏ側が２バイト幅でアクセスして
いて、Ｉ／Ｏ側のレングスカウンタの値が「１」となる
場合には、次のアクセスを１バイト幅にしてアクセスす
るか、又は、２バイト幅アクセスでも１バイトしかデー
タをアクセスしないように制御して、レングスカウンタ
の値を「０」にし、次のデータチェーンをロードするよ
うにしている。

このように、データ転送を効率良く行なうためのＤ　Ｍ
　Ａ転送系に於いて、データチェーンのエントリの切換
時に、その残りのバイト数によってＩ／Ｏ側のバス幅を
変える従来の制御手段は、制御のステップが増え、転送
効率の低下を招（という問題がある。また、２バイト幅
であるのにも拘らず、１バイトしかデータアクセスしな
い手段も制御の回路が増え、しかも次のデータチェーン
のエントりのデータを連続してアクセスできないという
点で無駄が多い。

（発明が解決しようとする課題） 上述したように従来では、メモリとＩ／Ｏボートとの間
の複数個のエントリで構成されるデータチェーンによる
ＤＭＡ転送系に於いて、１／Ｏ側が１バイト幅でアクセ
スしていて、１／Ｏ側のレングスカウンタ値が残り「１
」となる場合に、Ｉ／Ｏ側のバス幅に変える手段は、制
御のステップが増えて効率が悪いという欠点があり、又
、２バイト幅のアクセスに対して１バイトしかアクセス
しない手段は無駄が多いという欠点があった。

本発明は上記実情に鑑みなされたもので、データとデー
タチェーンのエントリを格納するバッファを有する回路
に於いて、メモリとＩ／ＯボートとのＤＭＡ転送を複数
個のエントリで構成されるデータチェーンで行ない、Ｉ
／Ｏ側をｎバイト幅でアクセスしている場合に、データ
チェーンのエントリ間をまたがったｎバイト幅のアクセ
ス可能として、データ転送効率を高めることのできるデ
ータアクセス方式を提供することを目的とする。

［発明の構成］ （課題を解決するための手段及び作用）本発明は、デー
タとデータチェーンのエントノを格納するバッファを有
する回路に於いて、データチェーンのエントリよりレン
グスをセットするＩ／Ｏ側のレングスカウンタの残余値
が「１」で、かつＩ／Ｏ側のバス幅が２バイトであると
き、その状部を検出する手段と、この検出手段によって
、次のデータチェーンのエントリによりセットされるレ
ングスが「−１」されるセレクタを設けて、データチェ
ーンのエントリ間にまたがる２バイトのデータを１回の
アクセスでデータ転送可能とする構成としたもので、こ
れにより制御負担を軽減し、Ｉ／Ｏ側のアクセスの無駄
を省いて、データ転送効率を大幅に向上できる。

（実施例） 以下図面を参照して本発明の一実施例を説明する。

第１図は本発明の一実施例を示すブロック図である。

第１図に於いて、■はメモリアクセスコントローラであ
り、データチェーンの各エントリからセットされるレン
グスとアドレスにより、メモリアクセススタート後、デ
ータバッファのデータバイト数を監視しながら、メモリ
へのアクセスを実行する。２はレングスセレクタであり
、工／Ｏレングスカウンタ３にロードされるデータチェ
ーンのエントリのレングスを−１するか否かを選択する
。

３はＩ／Ｏレングスカウンタ（Ｌ　Ｃ）であり、Ｉ／Ｏ
側のデータアクセス可能なバイト数を示し、アクセス毎
にアクセスバイト数分デクリメントされる。４はバイト
オーバーアクセス検出器（ＢＯＡＤ）であり、！／Ｏレ
ングスカウンタ３の値が「１」か「２」のとき、Ｉ／Ｏ
側からデータアクセスがあるとそのカウンタ直に従う選
択制御信号（イコール信号Ｂ１又はディファレント信号
）をレングスセレクタ２に出力する。５は！／Ｏアクセ
スコントローラであり、Ｉ／Ｏ側からのアクセス要求信
号（ＲＥ　Ｑ）に対して、Ｉ／Ｏレングスカウンタ３の
値をもとにデータバッファ９のデータバイト数を監視し
、それによって、！／Ｏ側のデータアクセスを許可する
。６はバイトオーバーアクセス検出器４より出力される
イコール信号であり、Ｉ／Ｏレングスカウンタ３の値が
「２」のときにＩ／Ｏ側からデータアクセスがあると出
力される。７は同じくバイトオーバーアクセス検出器４
より出力されるディファレント信号であり、１／Ｏレン
グスカウンタの値が「１」のときにＩ／Ｏ側からデータ
アクセスがあると出力される。８はデータチェーンバッ
ファであり、データチェーンによるＤＭＡ転送を行なう
ためにデータチェーンの各エントリをセットする。９は
データバッファであり、メモリリード時にはメモリから
のデータを、又、メモリライト時にはＩ／Ｏポート側か
らライトされるデータをそれぞれセットする。

ここで上記第１図に示すデータ転送回路の動作を説明す
る。

データチェーンバッファ８には、レングスとアドレスを
示す複数個のデータチェーンのエントリ（ＤＣＥＮＴＲ
Ｙ　　＃１．＃２．・・・）がセットされている。この
データチェーンバッファ８内のレングス値は、データ転
送に際し、メモリアクセスコントローラｌルングスセレ
クタ２等を介して、Ｉ／Ｏレングスカウンタ３にセット
される。

メモリリードの場合は、メモリアクセスコントローラｌ
の制御の下に、データチェーンバッファ８に格納された
エントリのレングスとアドレスに従い、メモリがリード
アクセスされて、そのメモ史リードデータがデータバッ
ファ９に格納される。

その後、Ｉ／Ｏアクセスコントローラ５は、Ｉ／Ｏレン
グスカウンタ３の値が「３」でないことと１、データバ
ッファ９にデータが存在することを確認し、■／Ｏボー
ト側からのデータアクセスに対してアクセスを許可する
。それによって、Ｉ／Ｏボート側はデータリードを開始
する。このデータ転送の都度、Ｉ／Ｏレングスカウンタ
３がアクセスバイト数分デクリメントされてゆく。ここ
で、次のデータチェーンのエントリのレングスは、！／
Ｏレングスカウンタ３の値が「１」か「２」のときにデ
ータアクセスがあるとき、Ｉ／Ｏレングスカウンタ３に
ロードされるようになっている。

Ｉ／Ｏレングスカウンタ３の値が残り「２」となったと
きにＩ／Ｏポート側よりデータアクセスがあると、バイ
トオーバーアクセス検出ｒＡ４よりイコール信号６が出
力され、次のエントリのレングスはそのままの値で、レ
ングスセレクタ２を介し、Ｉ／Ｏレングスカウンタ３に
セットされる。又、Ｉ／Ｏレングスカウンタ３の値が残
り「１」となったときに、Ｉ／Ｏボート側よりデータア
クセスがあると、バイトオーバーアクセス検出Ｚｊ４よ
りデイレファント信号７が出力され、次のエントリのレ
ングスは、セレクタ２によりリードされて、Ｉ／Ｏレン
グスカウンタ３にセットされる。

メモリライトの場合に於いても同様の動作が行なわれる
。即ち、Ｉ／Ｏアクセスコントローラ５は、１／Ｏレン
グスカウンタ３の値がｒＯＪでないことと、データバッ
ファ９にデータをライトできる条件であることを確認し
て、外部からのＩ／Ｏボートへのデータアクセスを許可
し、それによって、Ｉ／Ｏボート側はデータライトを行
なう。

この際、１／Ｏレングスカウンタ３の値が「１」のとき
にデータアクセスがあると、２バイトライトを行なった
後に、次のデータチェーンのエントリのレングスが「−
１」されてＩ／Ｏレングスカウンタ３にロードされる。

これによりＩ／Ｏボート側は、データチェーンのエント
リ間にまたがるデータを何等の操作を意識せずに続けて
ライトすることができる。一方、メモリアクセスコント
ローラ１は、データチェーンバッファ８のエントリに従
うレングスとアドレスによりリードアクセスアドレスを
生成し、同アドレスに従いメモリをアクセス制御して、
データバッファ９にバッファされたデータをライトする
。

これによって、複数個のエントリで構成されるデータチ
ェーンによるＤＭＡ転送が効率良く行なわれる。

尚、本発明によるデータアクセス手段は、メモリとメモ
リを−ＨするＣＰＵとのデータチェーンによるＤＭＡ転
送等に広く適用できる。

［発明の効果］ 以上詳記したように本発明によれば、メモリとＩ／Ｏポ
ートとの間でＤＭＡ制御によるデータ転送を複数個のエ
ントリで構成されるデータチェーンに従い実行するデー
タ転送系に於いて、データチェーンのエントリを格納す
るデータチェーンバッファと、転送対象データを一時記
憶するデータバッファと、上記データチェーンバッファ
に貯えられたデータ転送対象となるエントリのレングス
値をセットし、データ転送に伴ってデクリメントされる
レングスカウンタと、このレングスカウンタの残余値が
Ｉ／Ｏ側のデータ転送単位よりも小さな直となっｔ二と
き、Ｉ／Ｏボート側からのデータアクセスがあると選択
制御信号を出力するバイトオーバアクセス検出器と、こ
の検出器より１すられる選択制副信号により上記レング
スカウンタにロードされるデータを上記残余値だけ次の
エンドすのレングス値に加算する手段とを有してなる構
成としたことにより、メモリとＩ／ＯボートとのＤＭＡ
転送を複数個のエントリで構成されるデータチェーンで
行なう場合に、制御の負ｔｎを低減することができ、か
つ、Ｉ／Ｏ側のデータアクセスの無駄を省いてデータ転
送効率を１団めることかできる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 ！・・・メモリアクセスコントローラ、２・・・レング
スセレクタ、３・・・Ｉ／Ｏレングスカウンタ、４・・
・バイトオーバーアクセス検出器、５・・・Ｉ／Ｏアク
セスコントローラ、６・・・イコール１ｇ号、７・・・
デ、ｆファレント信号、８・・・データチェーンバッフ
ァ、９・・・データバッファ。 出願人代理人　　弁理士　鈴江武彦

Claims (1)

【特許請求の範囲】
1. メモリとＩ／Ｏポートとの間でＤＭＡ制御によるデータ
   転送を複数個のエントリで構成されるデータチェーンに
   従い実行するデータ転送系に於いて、データチェーンの
   エントリを格納するデータチェーンバッファと、転送対
   象データを一時記憶するデータバッファと、上記データ
   チェーンバッファに貯えられたデータ転送対象となるエ
   ントリのレングス値をセットし、データ転送に伴ってデ
   クリメントされるレングスカウンタと、このレングスカ
   ウンタの残余値がＩ／Ｏ側のデータ転送単位よりも小さ
   な値となったとき、Ｉ／Ｏポート側からデータアクセス
   があると選択制御信号を出力するバイトオーバアクセス
   検出器と、この検出器より得られる選択制御信号により
   上記レングスカウンタにロードされるデータを上記残余
   値だけ次のエントリのレングス値に加算する手段とを具
   備してなることを特徴とするデータアクセス方式。