JPS6242247A

JPS6242247A - キヤツシユメモリ制御方式

Info

Publication number: JPS6242247A
Application number: JP60182216A
Authority: JP
Inventors: Kazuyasu Nonomura; 野々村　一泰; Takeshi Murata; 雄志村田; Hiroyuki Kaneda; 裕之金田; Takahito Noda; 野田　敬人; Yuji Kamisaka; 神阪　裕士; Masayoshi Takei; 武居　正善; Akitoshi Kamimura; 上村　明利; Riyouichi Nishimachi; 西町　良一; Yasutomo Sakurai; 康智桜井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-08-20
Filing date: 1985-08-20
Publication date: 1987-02-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕主メモリとプロセ、すとの間にキャッシュメモリと呼ば
れる高速度のアクセスが可能なバッファメモリを設ける
ことによｐメモリアクセスの高速化を図っている情報処
理装置において、アクセスすべき領域がキャッシュメモ
リ上に存在する確率が低いプログラムの実行等に際する
オーバへ、ドを減少させるため、主メモリに直接アクセ
スすべきことを表示するフラグを設けて、該フラグの表
示により、メモリアクセス手順全制御する方式を開示し
ている。

〔産業上の利用分野〕

本発明はプロセッサのメモリアクセスに際する制御に関
するものであって、特に主メモリとプロセッサとの闇に
設けられた高速度のバッファメモリ（以下キャッシュメ
モリとも言５）を使用するか否かを、プログラム等の態
様に応じて選択することの可能な制御方式に係る。

〔従来の技術〕

情報処理装置において、主メモリの容量は相当程度に大
であることが要求される。

一方、プロセ、すは、その処理速度の点において年々向
上し、小形のものにおいても非常に高速なものが実現し
つつある。

そして、プロセッサの高速化と共に情報処理装置におい
て、メモリアクセスに要する時間が、従来以上に情報処
理装置の性能上の隘路となることが多くなって来た。

そのため、主メモリを高速化したいと言う要求が強く存
在する所でるるが、高速度のアクセスが可能なメモリは
高価格でおる上、消費電力も大であるから、大容量の主
メモリを高速度のメモリで構成することは、特別の理由
のない限り不可能でおる。

このような事情から、生メモリとプロセッサとの間にキ
ャッシュメモリと呼ばれる小容量ではあるが高速度のバ
ッファメモＩＪ　Ｔｈ設けて、プロセッサからのメモリ
アクセスに際しては、該邑するアドレスの主メモリの領
域の内容がキャッシュメモリに転写されているか否かｋ
　ＲＪＮべ、転写されていれば、これにアクセスし、若
し転与されていなければ、プロセッサが主メモリに直接
アクセスしてデータを得ると共に、該データをキャッシ
ュメモリに転写しておくと言う制ａｔ行なうことにより
、同一アドレスに対する２回目以降のアクセスについて
は王メモリにアクセスすること無く、キャッシュメモリ
からデータを得られることによる効果によってメモリア
クセスを平均的に高速化する方式が採られることが多い
。

〔発明が解決しようとする問題点〕

上述したような、従来の主メモリとプロセッサとの間に
キャッシュメモリを設けてメモリアクセスを高速化する
方式において、キャッシュメモリは主メモリに比してそ
の容量が小であるから、主メモリの内容を転写すべき空
領域が無くなると、新旧のデータの入れ替えを行なう必
要を生じ、そのための制御が必要となる。

これは単に主メモリにアクセスするだけの場合より制御
が複雑であるから、キャッシュメモリのデータの入れ替
えが頻繁に発生するような条件のときには、そのオーバ
ヘッドによって、キャッシュメモリを設けた場合の方が
キャッシュメモリを設けない場合よシアクセス速度が遅
くなることがあると言う問題点があった。

本発明は、このような従来の問題点に檻み、必要に応じ
てギヤ、シュメモリの作動を停止せしめることを可能に
すること罠よシキャッシュメモリのデータ入れ替えのた
め生ずるオーバへ、ドによる性能の低下を防止すること
のできる制御方式を提供することを目的としている。

〔問題点を解決するための手段〕

そしてこの目的は本発明によ、れば特許請求の範囲に記
載のとおシ、主メモリとプロセッサとの間に高速度のバ
ッファメモリヲ有し、メモリへのアクセスに際しては、
主メモリの該当するアドレスの領域の写しがバッファメ
モリ上に有れば該バッファメモリにアクセスし、一方該
当するアドレスの領域の写しがバッファメモリ上に無け
れば生メモリに直接アクセスすると共に主メモリ上の該
アドレスにより特定される領域の内容をバッファメモリ
に転写する如く制御が行なわれる情報処理装置において
、主メモリに直接アクセスすべきことをフラグとして表
示する手段を設け、該フラグによる表示が成されている
ときは、生メモリの該当するアドレスの領域がバッファ
メモリ上に存在するか否かに関係なく直接主メモリにア
クセスすることを特徴とするキャッシュメモリ制御方式
により達成される。

〔実施例〕

第１図は本発明の第１の実施例を示すプロッり図であっ
て、本発明を実施する基本的な構成の例を示すものであ
る。

第１図において、１はプロセッサ、２はプロセッサとキ
ャッシュメモリとの間のデータ転送路、３はキャッシュ
メモリ、４は比較器、５ａインバータ、６Ｉ・６．はア
ンド回路、７はオア回路、８はフラグ、９はアドレスレ
ジスタを表わしている。

通常フラグ８は１０″となっていて、メモリアクセスの
ためメモリリクエスト信号が“１″になるとアドレスレ
ジスタ９の内容がキャッジ、メモリ３の各アドレスと次
々比較され同一のアドレスがあれば該アドレスに対応す
るキャッシュメモリ上のデータが転送路２金経由してプ
ロセッサに転送される・アドレスレジスタ９の内容と同一のアドレスがキャッシ
ュメモリ３上に存在しない場合は比較器４の出力が１１
”となってアンド回路６．の出力が、オア回路７を経由
してバス使用要求信号として出力される。

このバス使用要求信号はプロセ、す１と主メモリ間のバ
スを確保するためのもので、これによりバスが確保され
ると、主メモリの該当するアドレスに対するアクセスが
行なわれる。

７ラグ８がセットされて′ｌ”になっている状態ではメ
モリリクエスト信号が″１＃になると同時にアンド回路
６１の出力“１″がオア回路７ｔ−経由して直ちにバス
使用要求信号が出力ちれ、バスが確保され次第直接主メ
モリにアクセスする。

そして、このときには、キャッシュメモリが使用される
ことが無いのでデータの入れ替えなどのオーバヘッドは
失じない。

フラグ８のセットに関しては、ハードウェアからの起動
要求に応じてプロセッサのファームウェアにより制御す
る方法を採る場合の他、フラグをセットまたはリセット
する命令ｔ−設けて、これｌ用いてオペレーティングシ
ステム（ＯＳ）が制御する方式としても良い。

また、命令体系上メモリにアクセスする命令全通常のア
クセス全行なうものと生メモリに直接アクセスするもの
との２系統設けるか、あるいは、メモリアクセス命令に
アクセス方式を指定することのできる機能を持たせて、
これによりフラグ８を駆動せしめることも可１ヒである
。

第２図は本発明の第２の実施例を示すブロック図であっ
て、１〜９は第１図と同様であり、１０１１１０ｍはカ
ウンタ、１１はタイマ、１２は割算器、１３．１４は比
較器を表わしている。

第２図に示した実施例は、本発明に係るメモリアクセス
制御用のフラグのセット、リセットを、キャッシュメモ
リのヒツト率を検出してその結果に応じて自動的に行な
うものである。

すなわち、メモリアクセスのためのアドレスレジスタ４
の内容とキャッシュメモリ３の谷アドレス値とが一致し
なかったため比較器４の出力が″１＃になる都度これが
カウンタ１０．全歩進させ、一方、メモＩＪ　リクエス
ト信号の発生の都度これによってカウンタ１０．全歩進
させる。これによってカウンタ１０８にはメモリアクセ
スの回数が、一方カウンタ１０１にはその間に該当する
データがキャッシュメモリ３に存在しなかった回数が累
積される。これらの値（カウンタ１０□の値をＡ１カウ
ンタ１０．の値をＢとする）を割算器１２に入力してＡ
／Ｂ　’Ｉｋ求める。

そして、この値（Ａ／Ｂ　）　を比較器１３によって閾
値αと比較して、α＞　（Ａ／Ｂ　）の条件を潰すとき
、セット信号を発生させてこれにより７ラグ８をセット
する。一方、比較器１４によってＡ／Ｂと閾値βとを比
較して、β（（Ａ／Ｂ　）の条件を満足するとき、リセ
ット信号を発生させて、これによりフラグ８をリセット
する。

前述のカウンタ１０□およびカウンタ１０．はタイマ１
１によって一定時間ごとにリセットさ粗一方、該一定時
間ごとのカウンタの値が割算器１２によって処理される
如く制御されるので、一定時間間隔ごとのキャッシュメ
モリのヒツト率が測定され、これによってヒツト率の小
なるときは自動的に７ラグ８がセットされて、直接生メ
モリへのアクセスが行なわれ、ヒツト率が大になると再
び自動的にフラグ８がリセットされて、キャッシュメモ
リを用いた通常のアクセスに戻る。

本実施例の回路は、このような動作全行なうので、α、
βの値全適切に選ぶことにより、効率的なメモリアクセ
スを行なうことが可能となる。また、本実施例において
は、キャッシュメモリの不良などによるヒツト率の低下
などの場合にもこれを補償する効果を生ずる。

第３図は本発明の第１の実施例の応用例を示す図であっ
て、複数のプロセッサが割シ込み等によｐ主記憶の共通
領域（固定アドレス）をアクセスする場合に本発明を適
用して直接主メモリにアクセスする場合を表わしている
。

第３図において、１５は主メモリ、１６はキャッジ、メ
モリ１．１７Ｆｉキヤツシユメモリ２．１８はブロモ、
す１．１９はブロモ、す２を表わしている。

この応用例においては、主メモリの共通領域の内容とキ
ャッシュメモリの内容とが矛盾を生ずることが無く、複
数のブロモ、すがそれぞれキャッシュメモリにアクセス
すること拠より生ずるオーバヘッドの損失を生ずること
が無い。

第４図は第３図の応用例における複数のブロモ、すが主
記憶の共通領域にアクセスする場合の割り込み処理につ
いて、流れ図によって説明したものである。

〔発明の効果）以上詳細に説明したように、本発明の方式によれば、キ
ャッシュメモリ上にデータが存在する確率が低いような
使用条件のときに意識的あるいは自動的にフラグをセッ
トして直接主メモリにアクセスすることが可能であるか
ら、メモリリクエスト信号が出たとき、バス使用要求を
直ちに発出出来ることにより主メモリへのア）セスの迅
速化が図れる利点がアシ、更にキャッシュメモリのデー
タの入れ替えに係るバスの占有等の事態の発生を低減せ
しめると共に、ブロモ、すの処理のオーバヘッドによる
性能の低下全防止し得るから効果は犬である。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図１第２図は
本発明の第２の実施例のブロック図１第３図は本発明の
応用例を示す図、第４図は割シ込み処理の流れ図である
。１．１８．１９・・・ブロモ、す、　２・・・データ転
送路、　３・・・キャッシュメモリ、　４．１３．１４
・・・比較器、　　５・・・インバータ、６．〜６４・
・・アンド回路、　　７・・・オア回路、　　８・・・
フラグ、９・・・アドレスレジスタ、　　１０ｓ、１０
ｇ・・・カウンタ、　　１１・・・タイマ、　　１２・
・・割算器、１５・・・主メモリ、　　１６・・・キャ
ッシュメモリ１．１７・・・キャッシュメモリ２、　１
８・・・プロセッサ１、１９・・・ブロモ、す２；τ二＼代理人弁理士　井　桁　貞　−□。本発明め第１の実施例のブロック間第　ｌ　コ未発用の第２の実施例のプ゛ロッグ目水発間の応用例を九す図

Claims

【特許請求の範囲】

主メモリとプロセッサとの間に高速度のバッファメモリ
を有し、メモリへのアクセスに際しては、主メモリの該
当するアドレスの領域の写しがバッファメモリ上に有れ
ば該バッファメモリにアクセスし、一方該当するアドレ
スの領域の写しがバッファメモリ上に無ければ主メモリ
に直接アクセスすると共に主メモリ上の該アドレスによ
り特定される領域の内容をバッファメモリに転写する如
く制御が行なわれる情報処理装置において、主メモリに
直接アクセスすべきことをフラグとして表示する手段を
設け、該フラグによる表示が成されているときは、主メ
モリの該当するアドレスの領域がバッファメモリ上に存
在するか否かに関係なく直接主メモリにアクセスするこ
とを特徴とするキャッシュメモリ制御方式。