JPH0495145A - 計算機システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はキャッシュメモリ装置及び計算機システムに係
り、特にキャッシュメモリのヒツト率を向上させたキャ
ッシュメモリ装置及び計算機システムに関する。

［従来の技術］ 今日の計算機システムでは、その性能向上のため、はと
んどのシステムでキャッシュメモリを備えるようになっ
ており、このキャッシュメモリを有効活用するために、
ヒツト率の向上、データ置き換えの極小化を行うキャッ
シュメモリ制御方式が検討されている。例えば特開昭６
１−１５１７５６号公報に開示された技術では、キャッ
シュメモリの１ブロツクサイズを可変とし、ユーザプロ
グラムに最適なブロックサイズを選択できるようにして
いる。

［発明が解決しようとする課題］ 上記従来技術は、ブロックサイズを変化させてプログラ
ムを走らせることにより、効率のよいブロックサイズで
キャッシュメモリを用いることができる。しかし、プロ
グラムのテキスト、データ、共有データ等は主メモリ上
のアドレス配置の関係から同一キャッシュブロックにコ
ピーされる場合が多い。この場合にはミスヒツトによる
キャッシュメモリのデータ書き換えが多発し性能が低下
するという問題点は解決されていない。また、ニーザブ
ログラムによっては、データの書き込みを行って後すぐ
参照する処理が多いものと、書き込みを行ってもすぐ・
にはそのデータを参照しない処理が多いものがある。特
に大量データのコピー時は、書き込まれるデータがすへ
てすぐ参照されることは希であり、キャッシュメモリへ
の書き込みは行われないことが望ましい。しかし、従来
技術ではこのようなプログラム対応で最適なキャッシュ
メモリ制御を行うことはできなかった。

本発明の目的は、主メモリ上のアドレスのキャッシュメ
モリへのマツピング方法が不適当なためのヒツト率の低
下、ミスヒツト時のプログラム動作特性に合わないデー
タ書き換えのための効率低下をなくし、プログラムごと
にその動作特性に適したキャッシュメモリの制御を行え
るようにしたキャッシュメモリ装置及び計算機システム
を提供するにある。

［課題を解決するための手段］ 上記の目的は、アクセスされた主メモリアドレスから、
その主メモリ内容のコピーが持たれるキャッシュメモリ
内のブロックアドレスと、主メモリアドレスのデータが
保持されているか否かの判定に使用するタグとを切り出
すためのマスクパターンがプログラムから設定されたと
きこれを記憶する第１のレジスタとこのレジスタに設定
されたマスクパターンとアクセスされた主メモリアドレ
スとからキャッシュメモリをアクセスするためのブロッ
クアドレス及びタグを生成する生成手段とを設けること
により達成され、またライト動作時にミスヒツトが発生
した場合に、このライトデータを含む主メモリの内容を
キャッシュメモリの対応ブロックヘオンキャッシュする
か否かを示すオンキャッシュ信号がプログラムから設定
されたときにこれを記憶する第２のレジスタを設けるこ
とにより達成され、またリード動作時にミスヒツトが発
生した場合に、ミスヒツトしたデータを含む主メモリの
内容と、これと主メモリ上で連続したアドレスのデータ
とをキャッシュメモリの対応ブロックへそれぞれオンキ
ャッシュするための先読みブロック数がプログラムから
設定されたときこれを記憶する第３のレジスタを設ける
ことにより達成され、さらにデータのメモリライト／リ
ートの回数及びそのキャッシュメモリのヒツト回数また
はミスヒツト回数を計測してヒツト率を算出するヒツト
率検出手段と、該手段により検出されたヒツト率がより
大きくなるように第１〜第３のレジスタの設定内容を自
動的に変更するパラメータ自動設定手段を設けることに
より達成される。

［作用コ 第１のレジスタに設定されるマスクパターンに応じて、
キャッシュメモリの各ブロックに対応する主メモリのア
ドレス領域を変えることができるから、大量のデータを
扱うプログラムの場合によく使用するデータ同志がキャ
ッシュメモリ上で同一ブロックに格納されないようにマ
スクパターンを設定すればヒツト率を向上させることが
でき。

また複数のプログラムが並行動作する場合に、それぞれ
のプログラムが別のキャッシュメモリエリアに格納され
るようにマスクパターンを設定すればプログラム間でキ
ャッシュメモリの同一プロツクを競合して使用すること
を防止できる。また大量データのコピー等の、書き込み
後にすぐアクセスしない処理を行うプログラムの場合に
は、第２のレジスタのオンキャッシュ信号をオフに設定
すれば、むだなキャッシュメモリの書き換えを防止でき
る。また、第３のレジスタに先読みブロックを適切に設
定しておけば、リートのミスヒツト時に引続きリードさ
れる可能性の強いデータを複数ブロックにわたってキャ
ッシュメモリヘー度に転送できるから、その後のリード
アクセスを効率よく行える。さらにパラメータ自動設定
手段により、第１〜第３のレジスタへの設定内容を、ヒ
ツト率検出手段によりヒツト率を検出しながら徐々に変
化させてより高いヒツト率になるように自動的に決定し
、これを当該プログラムに記憶させることにより、プロ
グラム毎の各レジスタへの設定を自動設定することがで
きる。

［実施例］ 以下、本発明を実施例により詳細に説明する。

第２図は、本発明のキャッシュメモリ装置を持つ計算機
システムのハードウェア構成例を示すもので、演算プロ
セッサ６０１からデータのり一ド／ライト要求とその論
理アドレスが出力されると、まずアドレス変換機構６０
２で論理アドレスが主メモリアドレス（物理アドレス）
に変換され、キャッシュメモリ装置６０３に渡される。

キャッシュメモリ装置６０３では、入力されたアドレス
に対するヒツト／ミスヒツトの判定とその結果に対応し
たキャッシュメモリ内のデータアクセス及び必要なとき
の主メモリ６００へのバス６０５を介してのアクセスを
行う。この詳細は後述するが、本発明の特徴とする動作
を行うために、キャッシュメモリ装置内６０３には第３
図に示したようなレジスタ群６０４が設けられており、
これらにはプログラムからパラメータを可変設定できる
。レジスタ群６０４は制御レジスタとヒツト率測定用レ
ジスタから成っているが、これらについても以下で説明
する。

第１図は本発明のキャッシュメモリ装置の一実施例を示
すもので、アドレス変換機構６０２から入力された物理
アドレスをセットするアドレスレジスタ８、アドレスレ
ジスタ８のアドレスをタグとしての使用部分とブロック
アドレスとしての使用部分に分けるためのレジスタ９（
、ＩＰＭ；インデックス・マスクパターン・レジスタ）
、上記２つのレジスタ８．９の内容に応じて物理アドレ
スからタグ値とブロックアドレス値とを生成する生成回
路２，３、これらの生成回路２．３により求められたタ
グ値とブロックアドレスを持つデータがデータ記憶部１
内に有るか否か（ヒツト／ミスヒツト）を調入るための
比較機１１及びＡＮＤ回路１３、ヒツト／ミスヒツトの
結果に応じたキャッシュメモリ装置の動作を制御するキ
ャッシュ制御回路５等から成っている。ここで本発明の
特徴とするのは、上述のレジスタ９、データライトのミ
スヒツト時にオンキャッシュするか否かを決定するため
のレジスタ７（ＷＴＣＲ；ライトコントロールレジスタ
）、データリードのミスヒツト時に主メモリからのキャ
ッシュメモリへの先行リード回数を制御するレジスタ６
（ＢＳＳ；ブロック・サイズ・スケール・レジスタ）で
ある。第３図に示したこの他のレジスタは第１図では省
略されているが、このうちレジスタ７０１　（ＣＣＴＬ
）はキャッシュメモリ全体の使用／不使用や、データ記
憶部１内のデータを無効化するためのもので、これは従
来技術でも用いられているものである。

第４図はタグ生成回路２の構成を示すもので、本実施例
ではタグとして１１ビツト、ブロックアドレスとして１
３ビツトを使用するものとする。

レジスタ９にセットされるマスクパターンは、タグ値と
して使用するビット位置に１１１　ＩＩ、ブロックアド
レス値として使用するビット位置に′０″をもち、従っ
てマスクパターンのｉｔ　ＯＩＴ、ｔｔ　１　ｔｐの個
数はそれぞれ１３個、１１個であるとする。

エンコーダ１０１〜１１１　（ＤＴＣＨ）は、レジスタ
９にセットされたマスクパターンの第４〜２７ビツト（
これをマスクパターンｉＭとする）の各ビットを調べ、
エンコーダ１ｉ（ｉ＝０１〜１１）はマスクパターンｉ
Ｍの中の左から（上位ビットから）ｉ番目のｔｔ　Ｉ　
ＩＩの位置を出力する。マスクパターンのｉＭ以外はす
べてＩＩ　ＯＩＩとされ。

またマスクパターン中の１１１　ＩＩの個数は１１個で
あったから１１個のエンコーダ１０１〜１１１がその各
位置を出力する。選択回路１２１〜１３１は、レジスタ
８の物理アドレス中の第４〜２７ビツトの内の、エンコ
ーダ１０１〜１１１が出力したビット位置の値をタグア
ドレスの各ビットＴＧ（１０）〜ＴＧ　（０）として取
り出し出力する。

第Ｓ図はブロックアドレス生成回路３の構成を示すもの
で、エンコーダ２０１〜２１３及び選択回路２２１〜２
２３はそれぞれ１３個°づつあり、各回路の機能は第４
図のものと同じである。エンコーダ２０１〜２１３への
入力はマスクパターンｉＭ（７）“ＯＩＩとｔｔ　１７
１をインバータ３１により反転したもので、この構成に
よりマスクパターン中の１１０”の位置にある物理アド
レス中の１３個のビットＢＡ（１２）〜ＢＡ　（０）が
取り出され、ブロックアドレスとして出力される。以上
の第４図及び第５図で示したように、キャッシュメモリ
装置のタグ及びブロックアドレスを物理アドレスのどの
ビットと対応づけるかがレジスタ９にセットされたマス
クパターンで決まるから、これをプログラムから可変設
定することにより、後に動作例で示すように、プログラ
ム毎に最適な対応付けでキャッシュメモリを用いること
ができる。なお、タグ及びブロックアドレスのビット数
は本実施例で１３及び１１ビツトとしたが、これを可変
とすることもできる。しかしそのときはキャッシュメモ
リのブロック数も可変とする必要があるため装置が複雑
になるので、ここでは各ビット数を固定としている。こ
の場合、プログラムからマスクパターンをセットすると
きに（／　Ｉ　ＩＩまたはＩＩ　ＯＩＩの個数をチェッ
クするためのソフトあるいはハード手段を設けておけは
、誤ったマスクパターンの設定を防止することができる
。

次にレジスタ７を用いた制御方法を第６図に示す。これ
はデータライト時に用いられるもので、制御回路５（第
１図）により実行される。まずステップ４０１にてデー
タライト時のＡＮＤゲート１３出力を調べ、これがヒツ
トを示しているときはステップ４０３，４０４でキャッ
シュメモリへのライト処理と主メモリへのライト処理を
行う。

一方ミスヒノトを示しているときはステップ４０２にて
レジスタ７を調へ、その値が“１″であったならライト
ミスヒツト時にオンキャッシュが指定されているものと
して、まずステップ４０３でキャッシュメモリへのデー
タライト要求信号を出し、これによりキャッシュメモリ
装置が主メモリから１ブロック分のデータをリードする
と、その中に当該ライトデータをマージしてキャッシュ
メモリへ書き込み、さらにステップ４０４にてそのブロ
ックデータを主メモリへ書き込む。レジスタ７に１１０
　ＩＩがセットされているときは、ステップ４０４で主
メモリへのデータライトだけが行われる。このようにし
て、ライトミスヒツト時のデータオンキャッシュの有無
を制御することができる。

次にレジスタ６　（ＢＳＳ）を用いた制御を第７図に示
す。これはデータリード時に用いられるもので、やはり
制御回路５により実行される。レジスタ６には予め先読
みするブロック数が設定されているとする。まずステッ
プ５０１にてデータリード時のＡＮＤゲート１３出力を
調べ、ミスヒツトの時のみステップ５０２にてミスヒツ
トの発生したブロックのデータを主メモリからリードし
、次にステップ５０３．５０４．５０５に示す処理によ
って、レジスタ６に設定されたブロック数分のデータを
主メモリからキャッシュメモリへ先行リードする。

以上で第１図の実施例の特徴とするレジスタ６．７．９
を用いた個々の動作を述べたが、これらのレジスタへの
パラメータ（キャッシュ制御情報）の設定は次のように
して行われる。第８図は第２図のシステムのソフトウェ
アの全体的な構成を示すもので、ディスク８０２（図示
を省略）に格納されているプログラム８１２　（ＵＰＲ
Ｇ）は、実行時に論理空間８０１に対応付けられる。こ
こでの他に、キャッシュ制御情報の格納テーブル８０７
をもっており、これに対して論理空間上の命令列８０３
、データ８０４（これらはユーザ領域にある）と、シス
テム領域のＯ８用のプロセス管理テーブル８０９内に設
けられたテーブル８１Ｑがそれぞれ対応付けられる。

次に、プログラム実行時に、キャッシュ制御レジスタ６
．７．９にデータを設定する方法を説明する。まずキャ
ッシュ制御情報の設定方法は、プログラム属性としてプ
ログラム作成時に指定する必要がある。このため、第９
図に示したような処理により指定する。即ち、従来のプ
ログラム作成処理（ステップ９０１）を実行した後、オ
ペレータによりキャッシュ制御指定が行われたかどうか
を判定しくステップ９．０２）、もし指定無しの場合は
キャッシュ制御無しをプログラム属性としてテーブル８
０７ヘセツトする（ステップ９０４）、。

指定有りの場合は、制御情報の指定の有無を判定しくス
テップ９０３）、指定有りの場合は指定された情報をプ
ログラム属性としてテーブル８０７ヘセツトしくステッ
プ９０５）、制御情報指定無しの場合は、自動キャッシ
ュ制御モードをプログラム属性としてテーブル８０７ヘ
セツトする（ステップ９０６）。このように本実施例で
は３つのキャッシュ制御属性が存在する。なおキャッシ
ュ制御情報の求め方、および自動キャッシュ制御方式に
ついては後述する。

次に、このようにしてキャッシュ制御属性がセットされ
たプログラムの実行時の動作を第１０図に示す。まずデ
ィスク上に作成されたプログラムが、プロセス生成処理
により主メモリ上の論理空間に対応付けられる。これは
第８図の命令例８０３、データ８０４の生成である（ス
テップ１００１）。次にテーブル８０７を調べてキャッ
シュ制御情報の有無を判定しくステップ１００２）、制
御指定有りの場合は、その制御情報をテーブル８０７か
ら読みだし、プロセス管理テーブル内のキャッシュ属性
テーブル８１０ヘセツトする（ステップ１００３）。ま
た制御指定無しの場合は、システムにおけるデフォルト
値をテーブル８１０ヘセツトする（ステップ１００４）
。このように生成されたプロセスは、プロセススイッチ
処理を経て実際に実行されるが、このプロセススイッチ
処理直後にテーブル８１０にセットされた制御情報が第
１図で示したレジスタ６．７．９にセットされて、第４
図〜第７図で説明したキャッシュメモリ装置の制御が実
行される。

次に、最適なキャッシュ制御情報の決定方法を説明する
。ここで第３図で述べたヒツト率測定レジスタ７０２〜
７０５が用いられる。ここでレジスタ７０２　（ＣＲＤ
ＡＣＣ）及びレジスタ７０３（ＣＷＲＡＣＣ）は、演算
プロセッサ６０１がデータリード要求及びデータライト
要求を出した回数の記録用であり、レジスタ７０４　（
ＣＲＤＨＩＴ）及びレジスタ７０５　（ＣＷＲＨＴＩ）
は、データリード要求及びデータライト要求がそれぞれ
キャッシュメモリでヒツトした回数の記録用である。

第１１図及び第１２図はプロセススイッチ処理及びヒツ
ト率モニタプロセスのフローチャートである。まずヒツ
ト率モニタプロセス１２０１において、被測定プログラ
ム１１０２をヒツト率測定モードで実行し始めると（ス
テップ１１０３）、これ以前に実行されていたプログラ
ムは被測定モ−ドではないので、まずスイッチ処理の第
１１図のステップ１１０１からステップ１１０２へ進み
、ここで従来のスイッチ処理１１０３が実行されてこれ
から測定するプログラムに論理空間割り当てが行われる
。次いでステップ１１０４でキャッシュ制御情報をレジ
スタ６．７．９ヘセツトし、ステップ１１０５の判定を
行う。今の場合ヒツト率測定モードであるからステップ
１１０６でヒツト率測定レジスタ７０２〜７０５のリセ
ットを行う。

こうして被測定プログラムが実行されると、その実行中
のデータアクセス回数及びヒツト回数がレジスタ７０２
〜７０５にカウントされて行く。被測定プロセスの１回
の実行時間が終了すると（−般にマルチプロセスシステ
ムでは各プロセスが時分割で実行されるから）、再びプ
ロセススイッチ処理に戻ってくるが、このときはヒツト
率測定モードであるからステップ１１０２で被測定プロ
セス１２０２の測定データエリアへレジスタ７０２〜７
０５の各値についての測定結果がそれぞれ加算される。

この測定データエリアは、プロセス実行時にクリアして
おき、被測定プロセスが実行されるごとのカウント値を
加算することにより、マルチプロセスにより被測定プロ
セスが何回にも分けて実行されても全体のポリ定結果が
このエリアに記憶される。こうして被測定プロセス１２
０２が実行終了すると、第１２図のヒツト率モニタプロ
セス１２０１が実行再開し、ステップ１２０５にて測定
結果を収集する。

以上のようにして、リード、ライトごとのアクセス回数
とヒツト回数が求められるから、これらから被測定プロ
セス１２０２のキャツシュヒツト率を知ることができる
。従ってキャッシュ制御情報を変更しながらヒツト率を
測定するという動作を繰り返せば、被測定プロセスに最
適なキャッシュ制御情報を得ることができる。

なお、第１１図、第１２図の実施例では、ソフトウェア
によりキャッシュメモリのヒツト率を計算しているが、
これをハードウェアですべて処理することもできる。ま
た、制御情報の設定とそれに対するヒツト率の測定結果
の判定、最適制御情報のサーチ等は人手によるものとし
て説明したが、これを自動化することもできる。第１３
図はそのための処理を示すフローチャートで、これは一
定周期で入ってくるタイマ割り込みにより起動されるも
のとする。同図において、まず従来のタイマ割り込み処
理１３０１を行い、次に、現在実行中のプロセスがキャ
ッシュ自動制御モードであるかを判定する（ステップ１
３０２）。この判定は、第９図のプログラム作成処理の
ステップ９０６でテーブル８０７へ設定さ九、プログラ
ム実行時の第１０図ステップ１００３でテーブル８１０
ヘセツトされた情報を調べて行われる。この判定結果が
自動制御モードであったなら、ヒツト率測定レジスタ７
０２〜７０５より前回タイマ割り込みから今回タイマ割
り込みまでの間のアクセス回数及びヒツト回数を収集す
る（ステップ１３０３）。

この収集結果を前回の収集結果と比較しくステップ１３
０４）、今回の結果の方がよい値であったなら、今回の
キャッシュ制御情報を記憶しくステップ１３０７）、別
の新制御情報を選択してプロセス管理テーブル内キャッ
シュ属性テーブル８１０ヘセントするとともにレジスタ
６．７，９にライトした後（ステップ１３０８）、ヒツ
ト率測定レジスタ７０２〜７０５のリセットを行い（ス
テップ１３０９）、次のタイマ割り込みまでの間のヒツ
ト率測定を行う。もしステップ１３０４の判定で前回の
結果の方がよい値であったなら、ステップ１３０７で記
憶した前回のキャッシュ制御情報をテーブル８１０ヘセ
ツトするとともにキャッシュ制御レジスタ６．７．９へ
もセットする（ステップ１３０５）。さ、らにテーブル
８１０内の自動制御指定をクリアしくステップ１３０６
）、それ以降はキャッシュ制御情報をステップ１３０５
でセットした内容に固定してプロセスを実行する。

ここでステップ１３０８における新制御情報の選択方法
としては、予め優先度をつけた制御情報の並びをデータ
ベースとして用意しておき、これを順次使用して行く方
法や、乱数を発生させて決定する方法等がある。以上の
自動制御モードでは、ヒツト率が単調増加している間だ
け処理され、度でも減少した場合は打ち切るようにして
いる。

これはタイマ割り込み処理のオーバヘッドを減らすため
である。このような簡単化は、自動制御モードが第１１
図、第１２図で説明した方法の簡易化を目的としたもの
で、性能上の多少の制約はあるが、十分に実用価値があ
る。

最後に、キャッシュ制御情報の具体的な選択例を説明す
る。まず、インデックス・マスクパターン・レジスタ９
へ設定するマスクパターンの例を第１４図及び第１５図
に示す。第１４図の例は、１ページ＝４０９６バイトの
ページング処理を行っている計算機システムにおいて、
比較的小さなプログラムが動作する場合に適したもので
、同図（ａ）に示すようにマスクパターンｉ　Ｍ　ａ　
＝　”　ｆｅｏｏｆｏ”　（１６進）の場合である。１
６進数のｆ、ｅ、Ｏを２進数で示すとそれぞれ”　１１
１１１ｊ、”１１１０”、”　ｏ　ｏ　ｏ　ｏ”である
。この２進数で見たときのｉ　Ｍ　ａの１′″はタグ（
１１ビツト）、“′０”はブロックアドレス（１３ビツ
ト）を指定するのは前述の通りであり、これをレジスタ
９ヘセツトしたときの主メモリ６０．０とキャッシュメ
モリのデータ記憶部１との間の関係は、第１４図（ｂ）
に示すように、主メモリアドレスの０〜４０９５バイト
までが、キャッシュメモリの先頭の２５６バイトヘオン
キヤツシユし、４０９６〜８１９１バイトまでがキャッ
シュメモリの次の２５６バイトヘオンキヤツシユし、以
下同様である。またキャッシュメモリのブロックアドレ
ス０ヘオンキヤツシユする主メモリアドレスは、０．２
５６，５１２バイトと、２５６バイトおきのデータであ
る。図中、の矢印は、同一キャッシュメモリを使用する
主メモリアドレスとキャッシュメモリのブロックアドレ
スの関係を示している。

このような主メモリとキャッシュメモリとの対応付けを
マスクパターンｉ　Ｍ　ａで行うと、各ページ即ち主メ
モリの４０９６バイト単位のエリアを先頭から２５６バ
イト以内しか使用しないような小さいプログラムが実行
された場合、そのプログラム実行中にキャッシュメモリ
上での主メモリデータの競合が生じることはなく、最初
にオンキャッシュしたデータが追い出されずにヒツト率
が向上する。

第１５図の例は複数のプロセスが並行して動作した場合
に、あるプロセス内でのキャッシュメモリ使用の競合は
あきらめるが、他のプロセスの動作によって、自プロセ
スのオンキャッシュしているデータがキャッシュから追
い出されるような競合は防ぎたいという場合に有効なマ
スクパターンの例を示している。このときのマスクパタ
ーンｊＭａは同図（ａ）に示すように１６進で”　ｆ　
Ｏ１ｆｃｏ”であり、ｆ、０は第１４図と同じ、１、Ｃ
は２進で示すと”　ＯＯＯ１”、１１００　”である。

これをレジスタ９ヘセツトしたときの主メモリ６００と
データ記憶部１との関係は、第１５図（ｂ）に示したよ
うに、１２８キロバイト毎の主メモリエリアが６４ブロ
ツク毎のキャッシュメモリエリアへ割り当てられるよう
になる。このため、プロセスやジョブ毎に１２８キロバ
イトの主メモリエリアを割り当てれば、プロセスやジョ
ブ間でのキャッシュメモリ使用の競合は発生しなくなる
。

次にレジスタ７　（ＷＴＣＲ）の設定情報について説明
する。まず、ライトデータミスヒツト時にオンキャッシ
ュした方が良い場合というのは、ライトした後すぐにリ
ードすることが多い場合である。このような処理の典型
的な例には、サブルーチンコール時の引き数の受は渡し
がある。このため、サブルーチンコールが頻繁に行われ
かつその引き数が多いプログラムでは、ライトミスヒツ
ト時にオンキャッシュした方が良く、レジスタ７にｕ　
１　ｕをセットする。。

これと逆に、大量のデータコピーをする処理があるプロ
グラムでは、このデータコピーによるキャッシュメモリ
への外乱を少なくするため、ライトミスヒツト時のオン
キャッシュはしない方が良い。即ちレジスタ７に“０″
をセットする。

次に、レジスタ６（ＢＳＳ）の使用方法としては、次の
ようなものがある。固定長のテーブル操作が多いプログ
ラムであって、そのテーブルを操作するときは必ず先頭
から行うようなものであった場合、レジスタ６にセット
する先行リードサイズをこのテーブル長にあわせておけ
ば、このテーブル操作時のキャッシュミスヒツト回数は
高々１回となる。即ち、先行リードにより当該テーブル
の全データが一度にオンキャッシュされるから、その後
のテーブル操作時にミスヒツトはなくなり、処理性能が
向上する。

なお、以上ではプログラム単位にキャッシュ制御レジス
タを書き換える例を示してきたが、システム−括で立ち
上げ時にキャッシュ制御情報を設定し、それ以降は書き
換えないという使い方もできることはいうまでもない。

［発明の効果コ 本発明によれば、主メモリとキャッシュメモリの対応付
けを行うマスクパターンと、ライトミスヒツト時のオン
キャッシュするか否かの情報と、リードミスヒツト時の
先行リートブロック数とから成るキャッシュ制御情報を
プログラムから可変設定可能とし、またキャッシュメモ
リのヒツト率測定をプログラムから行えるようにしたこ
とにより、各プログラムに対してヒツト率を最高とする
ようなキャッシュメモリの制御が実現でき、処理性能を
大幅に向上することができる。また、ヒツト率の測定と
キャッシュ制御情報の選択を自動的に行えるようにする
ことで、ユーザの負担なしに処理性能の向上をはかれる
という効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
キャッシュメモリ装置を用いた計算機システムの構成例
を示す図、第３図は本発明で用いられる各種レジスタを
、示す図、第４図及び第５図はマスクパターンからキャ
ッシュメモリのタグ及びブロックアドレスを生成する回
路の説明図、第６図はデータライト時のキャッシュ制御
回路の動作を示すフローチャート、第７図はデータリー
ド時のキャッシュ制御回路の動作を示すフローチャート
、第８図は本発明の装置を使用するためのソフトウェア
構成例を示す図、第９図はプログラム作成処理のフロー
チャート、第１０図はプログラム実行処理のフローチャ
ート、第１１図はプロセススイッチ処理のフローチャー
ト、第１２図はプログラム実行中にキャツシュヒツト率
を測定するプロセスのフローチャート、第１３図はキャ
ッシュ制御情報を自動調整するためのタイマ割り込み処
理のフローチャート、第１４図（ａ）、（ｂ）及び第１
５　図（ａ）、　（ｂ）はマスクパターンの例とその各
側における主メモリとキャッシュメモリとの対応を示す
図である。 １・・・キャッシュメモリ、２・・・タグ生成回路、３
・ブロックアドレス生成回路、５・・・キャッシュ制御
回路、６・・・ブロック・サイズ・スケールレジスタ、
７・・・ライト制御レジスタ、９・・・インデックス・
マスクパターン・レジスタ、６００・・・主メモリ、６
０４・・・キャッシュ内レジスタ、８０７・・制御情報
格納テーブル、８１０・・・キャッシュ属性テーブル　
。 第　１　図 代理人　弁理士　秋　本　正　実 第 図 第 物理アドレス（２７ タグ（１１ビツト） 図 ４Ｍ 第 図 第 図 ブロックアドレス（１３ビツト） 第 Ｇ 図 データライト時のキャッシュ制御処理 箱 図 ／ 第 図 データリード時のキャッシュ制御処理 箱 図 プログラム作成処理 第 １０図 プログラム実行処理 第 １２図 ヒツト率モニタプロセス 第 図 プロセス・スイッチ処理 第 １４図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、ブロックアドレスと各ブロックの中に存在するデー
   タを示すタグとから成るディレクトリと、該ディレクト
   リの内容に対応した主メモリアドレスのデータのコピー
   を格納するデータ記憶部と、アクセスされた主メモリア
   ドレスのコピーが上記データ記憶部に存在するか否かを
   チェックするヒットチェック手段と、該手段によるチェ
   ックの結果に応じて動作を制御する制御手段とを有する
   キャッシュメモリ装置において、アクセスされた主メモ
   リのどのビットを用いて上記ブロックアドレスを生成し
   かつどのビットを用いて上記タグを生成するかを指定す
   るマスクパターンをプログラムから任意に設定可能な第
   １のレジスタと、該レジスタに設定されたマスクパター
   ンを用いて上記アクセスされた主メモリアドレスから上
   記ブロックアドレス及びタグを生成する生成回路とを設
   けるとともに、上記ヒットチェック手段は上記生成回路
   により生成されたブロックアドレス及びタグによってヒ
   ットチェックを行うことにを特徴とするキャッシュメモ
   リ装置。 ２、ブロックアドレスと各ブロックの中に存在するデー
   タを示すタグとから成るディレクトリと、該ディレクト
   リの内容に対応した主メモリアドレスのデータのコピー
   を格納するデータ記憶部と、アクセスされた主メモリア
   ドレスのコピーが上記データ記憶部に存在するか否かを
   チェックするヒットチェック手段と、該手段によるチェ
   ックの結果に応じて動作を制御する制御手段とを有する
   キャッシュメモリ装置において、オン信号またはオフ信
   号をプログラムから可変設定可能な第２のレジスタを設
   けるとともに、上記制御手段は、主メモリへのライトア
   クセス時に上記ヒットチェック手段によりミスヒットが
   検出されたときに主メモリへ当該データを書き込み、さ
   らに上記第２のレジスタにオン信号が設定されていれば
   上記データを上記データ記憶部へも書き込み、オフ信号
   が設定されていれば上記データを上記データ記憶部へ書
   き込まれないように制御することを特徴とするキャッシ
   ュメモリ装置。 ３、ブロックアドレスと各ブロックの中に存在するデー
   タを示すタグとから成るディレクトリと、該ディレクト
   リの内容に対応した主メモリアドレスのデータのコピー
   を格納するデータ記憶部と、アクセスされた主メモリア
   ドレスのコピーが上記データ記憶部に存在するか否かを
   チェックするヒットチェック手段と、該手段によるチェ
   ックの結果に応じて動作を制御する制御手段とを有する
   キャッシュメモリ装置において、先読みブロック数をプ
   ログラムから可変設定可能な第３のレジスタを設けると
   ともに、上記制御手段は、主メモリへのリードアクセス
   時に上記ヒットチェック手段によりミスヒットが検出さ
   れたときに、当該アクセスデータを含む主メモリ上のブ
   ロックを上記データ記憶部へコピーし、さらに上記第３
   のレジスタに設定された先読みブロック数が０でなけれ
   ばその先読みブロック数に相当する個数のブロックを上
   記コピーされたブロックに続いて主メモリから読み出し
   、上記データ記憶部へコピーするように制御することを
   特徴とするキャッシュメモリ装置。 ４、ブロックアドレスと各ブロックの中に存在するデー
   タを示すタグとから成るディレクトリと、該ディレクト
   リの内容に対応した主メモリアドレスのデータのコピー
   を格納するデータ記憶部と、アクセスされた主メモリア
   ドレスのコピーが上記データ記憶部に存在するか否かを
   チェックするヒットチェック手段と、該手段によるチェ
   ックの結果に応じて動作を制御する制御手段とを有する
   キャッシュメモリ装置において、プログラム実行中のメ
   モリアクセス回数とそのアクセス時に上記ヒットチェッ
   ク手段により検出されたヒットまたはミスヒットの回数
   とをカウントし記憶するカウント手段と、該手段に記憶
   されたアクセス回数とヒットまたはミスヒット回数とを
   プログラムにより読み出すためのリード手段とを設けた
   ことを特徴とするキャッシュメモリ装置。 ５、請求項１記載の第１のレジスタ及び生成回路、ある
   いは請求項２記載の第２のレジスタ及び該レジスタの設
   定値を用いた制御手段の制御機能、あるいは請求項３記
   載の第３のレジスタ及び該レジスタの設定値を用いた制
   御手段の制御機能、あるいは請求項４記載のカウント手
   段及びリード手段のうちの複数を具備したことを特徴と
   するキャッシュメモリ装置。 ６、請求項１記載の第１のレジスタ及び生成回路、ある
   いは請求項２記載の第２のレジスタ及び該レジスタの設
   定値を用いた制御手段の制御機能、あるいは請求項３記
   載の第３のレジスタ及び該レジスタの設定値を用いた制
   御手段の制御機能の内の１または複数を具備しかつ請求
   項４記載のカウント手段を具備するとともに、上記第１
   、第２、第３のレジスタの内の上記具備されたレジスタ
   群に設定するための情報を複数組格納した第１のテーブ
   ルと、該テーブルに格納された情報の１組を上記レジス
   タ群に設定してプログラムのテスト処理を実行したとき
   の上記カウント手段に記憶された値を読み出し、その値
   から得た今回ヒット率が前回上記レジスタ群に設定した
   情報により得た前回ヒット率より大きいときにはさらに
   上記第１のテーブルより新しい情報の１組を取り出して
   上記上記レジスタ群に設定して、上記プログラムのテス
   ト処理を繰り返し、上記今回ヒット率が上記前回ヒット
   率より小さいときは該前回ヒット率を上記レジスタ群に
   設定して上記プログラムのテスト処理を終了する自動設
   定手段とを備えたことを特徴とする計算機システム。 ７、請求項１記載の第１のレジスタ及び生成回路、ある
   いは請求項２記載の第２のレジスタ及び該レジスタの設
   定値を用いた制御手段の制御機能、あるいは請求項３記
   載の第３のレジスタ及び該レジスタの設定値を用いた制
   御手段の制御機能の内の１または複数を具備し、上記第
   １、第２、第３のレジスタの内の上記具備されたレジス
   タ群の各々のレジスタに設定するための情報が与えられ
   たときにこれを格納する第２のテーブルと、プログラム
   実行時に上記第２のテーブルに格納された情報を上記レ
   ジスタ群の各レジスタに設定する設定機構とを備えたこ
   とを特徴とする計算機システム。 ８、請求項７記載の計算機システムにおいて、請求項４
   記載のカウント手段を付加し、該手段を用いて得られた
   ヒット率が大きくなるような情報を前記レジスタ群の各
   々への情報として前記第２のテーブルへ格納することを
   特徴とする計算機システム。