JPH1027155A - データ転送制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＬＳＩと外部メモリとの間で、また、ＬＳＩ
内部のデータ処理ユニット相互間で、データの転送を高
速に行いうる高速データ転送制御装置を提供すること。 【解決手段】 並列動作する複数のデータ処理ユニット
と、この複数のデータ処理ユニットに接続された単一の
データバスと、前記データ処理ユニットへのデータの入
出力を前記データバスを介して基本動作クロックに同期
して実行する転送制御手段と、を具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、今後マルチメディ
ア処理に要求されるデータ処理を実現するうえで必要と
なるデータ転送制御装置に関するものである。

【０００２】

【従来の技術】近年、この種のデータ転送制御装置で
は、ＬＳＩ内部のそれぞれのデータ処理ユニットが他の
データ処理ユニットと１対１のバスで接続されており、
ＬＳＩ内部配線が複雑になり、制御回路の増大を招き、
その結果、データ転送速度の低下を招いていた。

【０００３】以下、従来例について、図４を用いて説明
する。図４は、画像処理を行うＬＳＩの概略構成を示す
ブロック図であり、ＬＳＩ４１は、ＤＭＡ転送ユニット
４２、各種デジタル画像処理を行う画像処理ユニット４
３、ＬＳＩ４１全体の動作を制御するシステム制御ユニ
ット４４、データの圧縮・伸張を行う圧縮・伸張処理ユ
ニット４５等のデータ処理ユニット及び外部メモリ４７
との間でデータの入出力を行うとともにデータ処理ユニ
ット間でデータ転送を行うデータ転送制御ユニット４６
から構成されている。更に、これらのデータ処理ユニッ
ト４２〜４６は、相互に複数のデータバス群４８で接続
されており、各データ処理ユニットには、それぞれのバ
スを制御するインターフェース回路４９〜５２が設けら
れている。そして、例えば、システム制御ユニット４４
がデータの入出力を行う場合には、外部メモリ４７、圧
縮・伸張処理ユニット４５、画像処理ユニット４３、と
のデータの転送を各々実行する３本のバスを使ってデー
タを入出力することとなる。

【０００４】

【発明が解決しようとする課題】しかし、上述の従来技
術の構成では、ＬＳＩ内部の各データ処理ユニットと接
続する他のデータ処理ユニットが１対１に接続しそれぞ
れ独立に動作するため、多くのデータバスと各データ処
理ユニットを接続する必要からインターフェース回路の
増大を招き、ＬＳＩの規模が大となればなるほど、また
ＬＳＩ内部のデータ処理ユニットの数が多くなればなる
ほど、制御の調停が頻繁に入ることによるオーバーヘッ
ドも多くなり、高速化を実現するのは困難となる。

【０００５】本発明は、上述の課題に鑑みて為されたも
ので、ＬＳＩの規模が大きくなっても、ＬＳＩと外部メ
モリとの間で、また、ＬＳＩ内部のデータ処理ユニット
相互間で、データの転送を高速に行いうる高速データ転
送制御装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明は、上述の課題を
解決するため、並列動作する複数のデータ処理ユニット
と、この複数のデータ処理ユニットに接続された単一の
データバスと、前記データ処理ユニットへのデータの入
出力を前記データバスを介して基本動作クロックに同期
して実行する転送制御手段と、を具備する構成を採る。

【０００７】この構成によって、データバスの構成、動
作クロック、データ転送の制御手順を単純化でき、デー
タの高速転送が可能となる。

【０００８】

【発明の実施の形態】請求項１記載の発明は、並列動作
する複数のデータ処理ユニットと、この複数のデータ処
理ユニットに接続された単一のデータバスと、前記デー
タ処理ユニットへのデータの入出力を前記データバスを
介して基本動作クロックに同期して実行する転送制御手
段と、を具備するものである。

【０００９】これにより、データバスの構成、動作クロ
ック、データ転送の制御手順を単純化でき、データの高
速転送が可能となる。

【００１０】請求項２記載の発明は、請求項１記載のデ
ータ転送制御装置において、基本動作クロックから生成
した転送同期信号により、転送元データ処理ユニットか
らデータバスへのデータ出力と、データバスから転送先
データ処理ユニットへのデータ入力と、を行うものであ
る。

【００１１】これにより、データバスの構成、動作クロ
ック、データ転送の制御手順を単純化でき、ＬＳＩ内部
のデータ処理ユニット間のデータの高速転送が可能とな
る。

【００１２】請求項３記載の発明は、請求項１又は請求
項２記載のデータ転送制御装置において、複数のデータ
処理ユニットをＬＳＩ内部に配置し、転送制御手段はこ
のデータ処理ユニットと外部メモリとのデータ転送と前
記データ処理ユニット相互のデータ転送とを時分割的に
並行して実行するものである。

【００１３】また、請求項４記載の発明は、請求項３記
載のデータ転送制御装置において、データ処理ユニット
相互のデータ転送には基本動作クロックのＨｉｇｈ区間
又はＬｏｗ区間を使用し、外部メモリとのデータ転送に
は基本動作クロックのＬｏｗ区間又はＨｉｇｈ区間を使
用するものである。

【００１４】これらにより、ＬＳＩと外部とのデータ転
送とＬＳＩ内部のデータ転送とを並行して実行できるた
め、データ転送レートの大幅な向上が可能となる。特
に、基本動作クロックのＨｉｇｈ区間とＬｏｗ区間との
双方を使用することより、データの転送の高速化を確実
簡易に実現できる。

【００１５】請求項５記載の発明は、請求項１乃至請求
項４記載のデータ転送制御装置において、データバスと
接続するデータ処理ユニットの入出力部にバッファメモ
リを設けたものである。

【００１６】これにより、データバスの見かけ上の負荷
を軽減することができるともに、データ転送の際に生ず
る速度差を吸収することができる。

【００１７】次に、本発明の実施の形態について、図面
を参照して、具体的に説明する。図１は、本発明の高速
データ転送制御装置の概略構成を示すユニット図であ
る。

【００１８】図１において、１はＬＳＩ、２はＤＭＡバ
ス（図示せず）を制御しながら外部デバイス（図示せ
ず）との高速データ転送を行うＤＭＡ転送ユニット、３
は各種デジタル画像処理を行う画像処理ユニット、４は
ＬＳＩ１全体の動作を制御するシステム制御ユニット、
５はデータの圧縮・伸張を行う圧縮・伸張処理ユニット
であり、ＤＭＡ転送ユニット２、画像処理ユニット３、
システム制御ユニット４、圧縮・伸張処理ユニット５、
がＬＳＩのデータ処理ユニットである。また、６はＬＳ
Ｉ１と外部メモリ７（ＤＲＡＭとＳＤＲＡＭで構成）と
の間で入出力を制御する機能を有し、外部メモリ７と内
部データ処理ユニット２、３、４、５間で内部バス８を
制御し高速にデータ転送を行うデータ転送制御ユニット
である。データバス８は、本実施の形態では３２ビット
で構成している。

【００１９】データ処理ユニット２、３、４、５には、
各々データ転送用のメモリ９、１０、１１、１２が設け
られており、データ転送制御ユニット６と各データ処理
ユニットとのデータ転送のタイミングは、タイミング制
御信号群１３、１４、１５、１６により制御される。１
７はＬＳＩ１がホストＣＰＵとのインターフェースを行
う為のホストバスであり、データ処理ユニット２、３、
４、５は、このホストバス１７、ホストインターフェー
ス部１８、データ転送処理部１９、を通じてデータ入出
力が可能である。尚、２０は外部メモリ７を制御するメ
モリコントローラである。

【００２０】以上のように構成された高速データ転送制
御装置について、以下その動作を説明する。

【００２１】まず、図１におけるＬＳＩ１のデータ転送
動作について説明する。ＬＳＩ１内部の各データ処理ユ
ニット２、３、４、５、は、内部にシーケンサーを備え
ておりマイクロプログラムを内部メモリに展開しその動
作を制御する。このマイクロプログラムは外部メモリ上
に展開されており、データ転送制御ユニット６が外部メ
モリ７からそれぞれのデータ処理ユニット２、３、４、
５にデータ転送を行う。この際、各データ処理ユニット
２、３、４、５へ転送されるデータの外部メモリ７上の
アドレスやデータサイズは、システム制御ユニット４に
より、予めデータ転送制御ユニット６内のアドレスレジ
スタ２１、データサイズレジスタ２２により設定されて
おり、この情報を元にしてデータの転送が実行される。

【００２２】外部メモリ７上には、各データ処理ユニッ
ト２、３、４、５用のマイクロプログラムが各種常駐し
ており、ＬＳＩ１が実現する機能に応じてそれぞれのマ
イクロプログラムを内部にロードする。更に、外部メモ
リ７には上記マイクロプログラム以外に画像処理または
圧縮伸張のためのテーブルデータも常駐している。これ
らのテーブルデータもＬＳＩ１が実現する機能に応じて
必要なデータ処理ユニット２、３、４、５に転送する。
例えば、ＭＨ圧縮伸張を行う場合には、外部メモリ７上
にある圧縮・伸張処理ユニット５用のＭＨ圧縮マイクロ
プログラムとＭＨ符号化テーブル、そしてＬＳＩ１全体
の制御をするシステム制御ユニット４用のＭＨ圧縮マイ
クロプログラムをそれぞれのユニットにロードし動作す
る。このように、外部メモリ７上にはマイクロプログラ
ムやテーブルデータが常駐しており、ＬＳＩ１は、処理
の内容によってマイクロプログラムを動的に切り替えな
がら動作する。

【００２３】また外部メモリ７はＬＳＩ１のデータ処理
動作時にワークメモリとして使用され、ＬＳＩ１は、処
理途中のデータをこの外部メモリ７上に書込み、読出し
を行いながら必要な処理をする。

【００２４】このように外部メモリ７は、様々な用途に
使用され種々の機能を実現するが、その処理速度を向上
するためには、外部メモリ７とＬＳＩ１とのデータ転送
が高速であることが必要である。データの高速転送が実
現すれば、必要なデータを必要な時に外部メモリから転
送し、処理後は高速に外部メモリに書き込むという処理
手順でデータ処理が実現でき、ＬＳＩの内部には必要最
小限のメモリを実装すればよいためＬＳＩの規模を小さ
くすることも可能となる。

【００２５】次に、データバスの動作について図２を用
いて説明する。図２は、図１におけるＬＳＩ１内部のデ
ータバス８のデータ転送タイミングを示すタイミング図
である。

【００２６】ＬＳＩ１内部のデータバス８の動作の基本
となるのは、図２の基本動作クロック（ＣＫ）である。
この基本動作クロック（ＣＫ）は、ＬＳＩ１全体の動作
の基本動作クロックでもありＬＳＩ１全体は全てクロッ
ク同期で動作する。外部メモリ７の制御タイミングもこ
の基本動作クロック（ＣＫ）で制御している。

【００２７】外部メモリ７が、シンクロナスＤＲＡＭで
あれば、基本動作クロック（ＣＫ）の立ち上がりエッジ
から立ち上がりエッジまでの間に有効データが出力さ
れ、バースト読み出しを行う場合は、基本動作クロック
（ＣＫ）の立ち上がりエッジごとにデータが出力され
る。

【００２８】例えば、外部メモリ７から、ＬＳＩ１内部
のデータ処理ユニット２、３、４、５のいずれかに対し
て、２ワードのデータを転送する場合の動作は以下のよ
うになる。

【００２９】先ず、システム制御ユニット４は、データ
転送制御ユニット６のアドレスレジスタ２１、データサ
イズレジスタ２２にデータアドレス及びデータ転送サイ
ズを設定する。次いで、システム制御ユニット４は、デ
ータ転送制御ユニット６に対して、基本動作クロック
（ＣＫ）に同期して転送要求信号（Ａ）を出力する。こ
の信号を受けたデータ転送制御ユニット６は、外部メモ
リ７へ必要なコマンドを出力し外部メモリ７から出力さ
れるデータを受け取り、内部のデータバス８に出力す
る。

【００３０】このとき外部メモリ７は、基本動作クロッ
ク（ＣＫ）の立ち上がりエッジから次の立ち上がりエッ
ジまでのクロック１周期分を有効データとして出力する
が、このデータを内部バス８に出力する場合には、デー
タ転送制御ユニット６では、基本動作クロック（ＣＫ）
のＬｏｗ区間のみ有効データとして出力する。

【００３１】従って、転送要求信号（Ａ）に応じてデー
タ転送制御ユニット６から出力される転送同期信号であ
るＡＣＫ信号（ａ）に対応するデータは、データバス８
上のデータ信号（Ｄ）の転送データＡ１、Ａ２に示すタ
イミングでデータバス８を経由して、データ受取り先の
データ処理ユニット２、３、４、５のいずれかに出力さ
れ、そのデータ受取り先のデータ処理ユニットでは、こ
の転送データを基本動作クロック（ＣＫ）の立ち上がり
と同期してデータをデータ転送用のメモリ９、１０、１
１、１２に書き込む。

【００３２】また、転送要求信号（Ｂ）に応じてデータ
転送制御ユニット６から出力される転送同期信号である
ＡＣＫ信号（ｂ）に対応するデータも、同様に、データ
バス８上のデータ信号（Ｄ）の転送データＢ１、Ｂ２、
Ｂ３に示すタイミングでデータバス８を経由して、デー
タ受取り先のデータ処理ユニット２、３、４、５のいず
れかに出力されデータ転送用のメモリ９、１０、１１、
１２に書き込まれる。

【００３３】つまり、データ処理ユニット２、３、４、
５はいずれも外部メモリ７とのデータ転送を、単一のデ
ータバス８を経由して、基本動作クロック（ＣＫ）のＬ
ｏｗ区間のみを内部データバス８上で有効にして、デー
タ転送を行うようになっている。

【００３４】尚、転送要求信号（Ａ）と同時に転送要求
信号（Ｂ）が出力された場合には、データ処理ユニット
２、３、４、５相互の優先順位を、データ転送制御ユニ
ット６に予め設定しておき、その順位に従ってデータ転
送を実行する。本実施の形態では、転送要求信号（Ａ）
を出力するデータ処理ユニットを転送要求信号（Ｂ）を
出力するそれよりも優先順位を高く設定してある。

【００３５】次に、ＬＳＩ１内部のデータ処理ユニット
２、３、４、５相互のデータ転送について説明する。例
として、画像処理ユニット３から圧縮・伸張処理ユニッ
ト５に対してデータの転送を行うものとする。

【００３６】ＬＳＩ１内部でのデータ転送の場合も、シ
ステム制御ユニット４は、予めデータ転送制御ユニット
６のアドレスレジスタ２１、データサイズレジスタ２２
にデータアドレス及びデータ転送サイズを設定してお
く。

【００３７】まず、データ出力元となる画像処理ユニッ
ト３は、先ず転送要求信号（Ｃ）を出力し、次いでデー
タ転送制御ユニット６からの転送同期信号であるＡＣＫ
信号（ｃ）に同期してデータバス８上にデータを出力す
る。一方、データ受け取り側となる圧縮・伸張処理ユニ
ット５は、ＡＣＫ信号（ｃ）に同期してデータバス８上
のデータを受け取る。データバス８上では、データ信号
（Ｄ）の転送データＣ１〜Ｃ６に示すタイミングでデー
タが転送される。このように内部ユニット間のデータ転
送は、出力元と入力先のユニットの双方がデータバスに
接続され同一のＡＣＫ信号（ｃ）を基準に動作する。

【００３８】データ処理ユニット２、３、４、５間での
内部データ転送においては、図２に示すように、ＡＣＫ
信号（ｃ）のＬｏｗ区間にデータバス８に有効データを
出力するが、この ＡＣＫ信号（ｃ）は、ＡＣＫ信号
（ａ）及びＡＣＫ信号（ｂ）とは、 Ｈｉｇｈ区間とＬ
ｏｗ区間とを反転させてある。従って、基本動作クロッ
ク（ＣＫ）のＨｉｇｈ区間でのみデータバス上に有効デ
ータが出力される。

【００３９】以上のように、ＬＳＩ１内部のデータ処理
ユニット間でのデータ転送には基本動作クロックのＨｉ
ｇｈ区間を使用し、前述した外部メモリとのデータ転送
に基本動作クロックのＬｏｗ区間を使用する構成とする
ことにより、外部メモリとのデータ転送中にも内部での
データ転送を一本のバスで転送でき、データの高速転
送、高速処理が可能となる。

【００４０】次に、本発明のデータ転送装置を実現する
ための具体的回路について説明する。図３は、ＬＳＩ内
部のデータ処理ユニットのデータ入出力処理を実行する
データバス接続部の回路構成図の一例である。

【００４１】図３において、２３、２４は、入出力を行
うデータを一時蓄積するメモリであり、このメモリ２
３、２４は、出力用バッファ２５、入力用バッファ２６
を介してデータバス８と接続されている。また、メモリ
２３、２４へのリード／ライトは、転送同期信号である
ＡＣＫ信号（Ｙ）、ライトイネーブル信号（ｌ）、リー
ドイネーブル信号（ｍ）、リードライト切替信号
（ｎ）、の制御信号群により制御される。

【００４２】あるデータ処理ユニット（例えば、画像処
理ユニット３）がデータ転送制御ユニット６に対して転
送要求信号（Ｘ）を送出すると、アビトレーション後、
データ転送制御ユニット６から転送同期信号であるＡＣ
Ｋ信号（Ｙ）が入力される。このＡＣＫ信号（Ｙ）に同
期して、データ出力であればメモリー２３からデータバ
ス８に転送データが送出され、データ入力であればデー
タバス８からメモリ２４にデータが入力される。

【００４３】その際のメモリー２３、２４への入出力
は、カウンタで構成されるレジスタ２７、２８に予め設
定されたアドレスに従って制御される。そして、このメ
モリ２３、２４によってデータ制御ユニット内部のデー
タ処理とデータバス８との速度差の調停が可能となる。

【００４４】データ処理ユニット（例えば、画像処理ユ
ニット３）は、出力データであるライトデータ２９をラ
イトアドレス３０に従い、ライトイネーブル信号（ｌ）
のタイミングで、メモリ２３に書き込む。また、入力デ
ータであるリードデータ３１をリードアドレス３２に従
い、リードイネーブル信号（ｍ）のタイミングで、読み
込む。

【００４５】このような構成によれば外部メモリとのデ
ータ転送でも、他のデータ処理ユニットとのデータ転送
であっても、データ転送制御部６から出力される何本か
のＡＣＫ信号をアンドして転送同期信号として使用すれ
ば、共通の回路でデータ入出力部を構成でき、複数のユ
ニットとのデータ転送の入出部の回路規模を縮小するこ
とが可能となる。

【００４６】また、メモリ２３、２４を出力バッファ２
５と入力バッファ２６とを介してデータバスに接続し、
出力バッファ２５と入力バッファ２６をデータ処理ユニ
ットのデータバス８の接続点に最近接配置することで、
データ処理ユニットの内部とデータバス８とを分離しす
ることができ、データバスのファンナウトを最小限にす
ることができる。

【００４７】

【発明の効果】以上の説明から明らかなように、本発明
によれば、データバスの構成、動作クロック、データ転
送の制御手順を単純化でき、データの高速転送が可能と
なるという効果が得られる。

【００４８】また、データ転送レートの大幅な向上が可
能となる。特に、基本動作クロックのＨｉｇｈ区間とＬ
ｏｗ区間との双方を使用することより、データの転送の
高速化を確実簡易に実現できるという効果が得られる。

【００４９】また、データバスの見かけ上の負荷を軽減
することができるともに、データ転送の際に生ずる速度
差を吸収することができるという効果が得られる。

【図面の簡単な説明】

【図１】本発明のデータ転送制御装置の概略構成を示す
ブロック図

【図２】本発明のデータバス８のデータ転送タイミング
を示すタイミング図

【図３】本発明のデータバス接続部の回路構成図

【図４】従来のデータ転送制御装置の概略構成を示すブ
ロック図

【符号の説明】

１ ＬＳＩ ２ ＤＭＡ転送ユニット ３ 画像処理ユニット ４ システム制御ユニット ５ 圧縮・伸張処理ユニット ６ データ転送制御ユニット ７ 外部メモリ ８ データバス ９、１０、１１、１２ データ入出力用メモリ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 並列動作する複数のデータ処理ユニット
   と、この複数のデータ処理ユニットに接続された単一の
   データバスと、前記データ処理ユニットへのデータの入
   出力を前記データバスを介して基本動作クロックに同期
   して実行する転送制御手段と、を具備することを特徴と
   するデータ転送制御装置。
2. 【請求項２】 基本動作クロックから生成した転送同期
   信号により、転送元データ処理ユニットからデータバス
   へのデータ出力とデータバスから転送先データ処理ユニ
   ットへのデータ入力と、を行うことを特徴とする請求項
   １記載のデータ転送制御装置。
3. 【請求項３】 複数のデータ処理ユニットをＬＳＩ内部
   に配置し、転送制御手段はこのデータ処理ユニットと外
   部メモリとのデータ転送と前記データ処理ユニット相互
   のデータ転送とを時分割的に並行して実行することを特
   徴とする請求項１又は請求項２記載のデータ転送制御装
   置。
4. 【請求項４】 データ処理ユニット相互のデータ転送に
   は基本動作クロックのＨｉｇｈ区間又はＬｏｗ区間を使
   用し、外部メモリとのデータ転送には基本動作クロック
   のＬｏｗ区間又はＨｉｇｈ区間を使用することを特徴と
   する請求項３記載のデータ転送制御装置。
5. 【請求項５】 データバスと接続するデータ処理ユニッ
   トの入出力部にバッファメモリを設けたことを特徴とす
   る請求項１乃至請求項４記載のデータ転送制御装置。