JP2867449B2 - アドレス変換機能を有したマイクロプロセッサ - Google Patents
アドレス変換機能を有したマイクロプロセッサInfo
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- JP2867449B2 JP2867449B2 JP1212270A JP21227089A JP2867449B2 JP 2867449 B2 JP2867449 B2 JP 2867449B2 JP 1212270 A JP1212270 A JP 1212270A JP 21227089 A JP21227089 A JP 21227089A JP 2867449 B2 JP2867449 B2 JP 2867449B2
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- Japan
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- address
- bus
- cpu
- dma
- microprocessor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサに関し、特にアドレス
変換機能を有するマイクロプロセッサに関する。
変換機能を有するマイクロプロセッサに関する。
一般に、マイクロプロセッサ（以下、CPUと称す）が
生成するアドレスのビット長は、個々のCPUによって異
なる。例えば、日本電気のμPD70116は、アドレス計算
により1Mバイト、すなわち20ビット長の論理アドレスを
生成する。このμPD70116とソフトウェアの互換性を保
ちながらアドレス空間を拡張する方法の１つとして、ア
ドレス変換方式がある。第５図を用いてアドレス変換方
式の一例を説明する。
生成するアドレスのビット長は、個々のCPUによって異
なる。例えば、日本電気のμPD70116は、アドレス計算
により1Mバイト、すなわち20ビット長の論理アドレスを
生成する。このμPD70116とソフトウェアの互換性を保
ちながらアドレス空間を拡張する方法の１つとして、ア
ドレス変換方式がある。第５図を用いてアドレス変換方
式の一例を説明する。
アドレス計算によって変換前の20ビット長アドレスが
生成され、そのうち、上位６ビットをアドレス変換部10
1に入力する。アドレス変換部101は、64個の10ビット長
変換レジスタから構成されており、入力された６ビット
の変換前アドレスに対応して１個10ビット長レジスタを
選択する。アドレス変換部101で選択された10ビット長
アドレスを上位アドレス、変換前アドレス13−０の14ビ
ットをそのまま下位アドレスとし、24ビット長の拡張ア
ドレスを生成する。
生成され、そのうち、上位６ビットをアドレス変換部10
1に入力する。アドレス変換部101は、64個の10ビット長
変換レジスタから構成されており、入力された６ビット
の変換前アドレスに対応して１個10ビット長レジスタを
選択する。アドレス変換部101で選択された10ビット長
アドレスを上位アドレス、変換前アドレス13−０の14ビ
ットをそのまま下位アドレスとし、24ビット長の拡張ア
ドレスを生成する。
また、第６図に示すように、64個の変換レジスタはI/
O領域のFFOO（Ｈ）−FF7E（Ｈ）にマッピングされてお
り、I/O命令によってリード／ライト可能である。
O領域のFFOO（Ｈ）−FF7E（Ｈ）にマッピングされてお
り、I/O命令によってリード／ライト可能である。
しかしながら、前記アドレス変換方式では、DMAコン
トローラなどの外部バスマスタが生成したアドレスを拡
張アドレスに変換することはできない。外部バスマスタ
が生成するアドレスを変換するためには、CPUの外部に
もCPU内蔵のアドレス変換部と同機能を有したアドレス
変換部を持つ必要がある。第７図に外部バスマスタとし
てDMAコントローラを接続した場合のシステム構成例を
示す。
トローラなどの外部バスマスタが生成したアドレスを拡
張アドレスに変換することはできない。外部バスマスタ
が生成するアドレスを変換するためには、CPUの外部に
もCPU内蔵のアドレス変換部と同機能を有したアドレス
変換部を持つ必要がある。第７図に外部バスマスタとし
てDMAコントローラを接続した場合のシステム構成例を
示す。
300はCPU、101はCPU内蔵のアドレス変換部、103はDMA
コントローラ、104はDMAアドレスバス13−０の同期化回
路、301はCPU外部のアドレス変換部である。
コントローラ、104はDMAアドレスバス13−０の同期化回
路、301はCPU外部のアドレス変換部である。
第８図のタイミングチャートを用いて第７図の動作を
説明する。
説明する。
まず、CPU300がバスサイクルを起動すると、SYSTEMア
ドレスバス13−０にはCPUアドレスバス13−０がそのま
ま出力され、SYSTEMアドレスバス23−14にはアドレス変
換部101によって変換されたCPUアドレスバス23−14が出
力される。
ドレスバス13−０にはCPUアドレスバス13−０がそのま
ま出力され、SYSTEMアドレスバス23−14にはアドレス変
換部101によって変換されたCPUアドレスバス23−14が出
力される。
次に、CPUバスサイクル中に、DMAコントローラ103が
バス要求信号であるHLDRQをアクティブにすると、CPUバ
スサイクル完了後に、CPU300はバス解放信号であるHLDA
Kをアクティブにし、DMAコントローラにバスの使用権を
明渡す。同時に、CPU300はアドレスバス、データバス等
をハイインピーダンス状態にする。DMAコントローラ103
はバスの使用権を得ると、DMAバスサイクルを起動し、
アドレスおよび制御信号を出力する。DMAコントローラ1
03が出力するアドレスのうち、DMAアドレスバス19−14
はアドレス変換部301に入力され、拡張アドレスに変換
されてSYSTEMアドレスバス23−14に出力する。ここで、
アドレス変換部は変換に時間を要するため、SYSTEMアド
レスバスへの出力タイミングは、DMAアドレスの出力タ
イミングよりも若干遅れる。そのため、DMAアドレスバ
ス13−０は、同期化回路104によりSYSTEMアドレスバス2
3−14に同期化してSYSTEMアドレスバス13−０に出力す
る。
バス要求信号であるHLDRQをアクティブにすると、CPUバ
スサイクル完了後に、CPU300はバス解放信号であるHLDA
Kをアクティブにし、DMAコントローラにバスの使用権を
明渡す。同時に、CPU300はアドレスバス、データバス等
をハイインピーダンス状態にする。DMAコントローラ103
はバスの使用権を得ると、DMAバスサイクルを起動し、
アドレスおよび制御信号を出力する。DMAコントローラ1
03が出力するアドレスのうち、DMAアドレスバス19−14
はアドレス変換部301に入力され、拡張アドレスに変換
されてSYSTEMアドレスバス23−14に出力する。ここで、
アドレス変換部は変換に時間を要するため、SYSTEMアド
レスバスへの出力タイミングは、DMAアドレスの出力タ
イミングよりも若干遅れる。そのため、DMAアドレスバ
ス13−０は、同期化回路104によりSYSTEMアドレスバス2
3−14に同期化してSYSTEMアドレスバス13−０に出力す
る。
前記の従来例のようなマイクロプロセッサでは、DMA
コントローラ等のバスマスタが出力するアドレスを変換
できないため、CPUが内蔵しているアドレス変換部と同
機能のアドレス変換機能が外部に必要になり、マイクロ
プロセッサシステムの部品点数が増大してしまうという
欠点を有していた。
コントローラ等のバスマスタが出力するアドレスを変換
できないため、CPUが内蔵しているアドレス変換部と同
機能のアドレス変換機能が外部に必要になり、マイクロ
プロセッサシステムの部品点数が増大してしまうという
欠点を有していた。
本発明のアドレス変換機能を有したマイクロプロセッ
サの構成は、アドレス計算によって生成された論理アド
レスを物理アドレスに変換するアドレス変換手段を備え
たマイクロプロセッサにおいて、外部のバス・マスタが
生成する外部アドレスを入力する入力手段と、前記アド
レス計算によって生成された論理アドレスと前記入力手
段により得られた外部アドレスとをバス使用権の明渡し
を示すバス解放信号により選択して前記アドレス変換手
段へ出力する選択手段とを有し、前記バス使用権を有し
ている間はアドレス計算によって生成された論理アドレ
スを物理アドレスに変換し、前記バス使用権を明渡して
いる間は前記入力手段により得られた外部アドレスを物
理アドレスに変換することを特徴とする。
サの構成は、アドレス計算によって生成された論理アド
レスを物理アドレスに変換するアドレス変換手段を備え
たマイクロプロセッサにおいて、外部のバス・マスタが
生成する外部アドレスを入力する入力手段と、前記アド
レス計算によって生成された論理アドレスと前記入力手
段により得られた外部アドレスとをバス使用権の明渡し
を示すバス解放信号により選択して前記アドレス変換手
段へ出力する選択手段とを有し、前記バス使用権を有し
ている間はアドレス計算によって生成された論理アドレ
スを物理アドレスに変換し、前記バス使用権を明渡して
いる間は前記入力手段により得られた外部アドレスを物
理アドレスに変換することを特徴とする。
次に、本発明について図面を参照して説明する。
本発明の第１の実施例を、第１図と第３図のタイミン
グ図を用いて説明する。
グ図を用いて説明する。
第１図において、100は本発明のマイクロプロセッサ
（以下、CPUと称す）、101はCPU内蔵のアドレス変換
部、102はCPUアドレスバス19−14とDMAアドレスバス19
−14との入力の切換えを行なうマルチプレクサ（以下、
MPXと称す）、103はDMAコントローラ、104はDMAアドレ
スバス13−０の同期化回路である。
（以下、CPUと称す）、101はCPU内蔵のアドレス変換
部、102はCPUアドレスバス19−14とDMAアドレスバス19
−14との入力の切換えを行なうマルチプレクサ（以下、
MPXと称す）、103はDMAコントローラ、104はDMAアドレ
スバス13−０の同期化回路である。
第３図のタイミングチャートを用いて第１図の動作を
説明する。
説明する。
まず、CPU100がバスサイクルを起動すると、SYSTEMア
ドレスバス13−０にはCPUアドレスバス13−０がそのま
ま出力される。MPX102は、バス解放信号であるHLDAKが
ロウレベル（インアクティブ）のため、CPUアドレスバ
ス19−14をアドレス変換部101の入力として選択する。
アドレス変換部101は、入力したCPUアドレスバス19−14
をCPUアドレスバス23−14に変換してSYSTEMアドレスバ
ス23−14に出力する。
ドレスバス13−０にはCPUアドレスバス13−０がそのま
ま出力される。MPX102は、バス解放信号であるHLDAKが
ロウレベル（インアクティブ）のため、CPUアドレスバ
ス19−14をアドレス変換部101の入力として選択する。
アドレス変換部101は、入力したCPUアドレスバス19−14
をCPUアドレスバス23−14に変換してSYSTEMアドレスバ
ス23−14に出力する。
次に、CPUバスサイクル中に、DMAコントローラ103が
バス要求信号であるHLDRQをハイレベル（アクティブ）
にすると、CPUバスサイクル完了後に、CPU100はHLDAKを
ハイレベル（アクティブ）にする。同時に、DMAコント
ローラ103にバスの使用権明渡し、アドレスバス、デー
タバス等をハイインピーダンス状態にする。DMAコント
ローラ103はバスの使用権を得ると、DMAバスサイクルを
起動し、アドレスおよび制御信号を出力する。DMAコン
トローラ103が出力するアドレスのうち、DMAアドレスバ
ス19−14は、CPUの入力端子105よりMPX102に入力され
る。ここで、HLDAKがハイレベル（アクティブ）のた
め、MPX102は、DMAアドレスバス19−14をアドレス変換
部101の入力として選択する。アドレス変換部101は、入
力したDMAアドレスバス19−14を拡張アドレスに変換し
てCPUアドレスバス23−14に出力する。アドレス変換部
は、変換に時間を要するため、SYSTEMアドレスバスへの
出力タイミングは、DMAアドレスの出力タイミングより
も若干遅れる。そのため、DMAアドレスバス13−０は、
同期化回路104によりSYSTEMアドレスバス23−14に同期
化してSYSTEMアドレスバス13−０に出力する。
バス要求信号であるHLDRQをハイレベル（アクティブ）
にすると、CPUバスサイクル完了後に、CPU100はHLDAKを
ハイレベル（アクティブ）にする。同時に、DMAコント
ローラ103にバスの使用権明渡し、アドレスバス、デー
タバス等をハイインピーダンス状態にする。DMAコント
ローラ103はバスの使用権を得ると、DMAバスサイクルを
起動し、アドレスおよび制御信号を出力する。DMAコン
トローラ103が出力するアドレスのうち、DMAアドレスバ
ス19−14は、CPUの入力端子105よりMPX102に入力され
る。ここで、HLDAKがハイレベル（アクティブ）のた
め、MPX102は、DMAアドレスバス19−14をアドレス変換
部101の入力として選択する。アドレス変換部101は、入
力したDMAアドレスバス19−14を拡張アドレスに変換し
てCPUアドレスバス23−14に出力する。アドレス変換部
は、変換に時間を要するため、SYSTEMアドレスバスへの
出力タイミングは、DMAアドレスの出力タイミングより
も若干遅れる。そのため、DMAアドレスバス13−０は、
同期化回路104によりSYSTEMアドレスバス23−14に同期
化してSYSTEMアドレスバス13−０に出力する。
次に、本発明の第２の実施例を第２図と第４図のタイ
ミング図を用いて説明する。
ミング図を用いて説明する。
第２図において、200は本発明のマイクロプロセッ
サ、101はCPU内蔵のアドレス変換部、102はCPUアドレス
バス19−14とDMAアドレスバス19−14との入力の切換え
を行なうマルチプレクサ（MPX）、103はDMAコントロー
ラ、104はDMAアドレスバス13−０の同期化回路、202はC
PUデータバスの入出力端子、201は入出力端子202をCPU
のデータバスとして使用するか、外部バスマスタからの
アドレス入力端子として使用するかを切換えるマルチプ
レクサである。また、203,204はバッファである。
サ、101はCPU内蔵のアドレス変換部、102はCPUアドレス
バス19−14とDMAアドレスバス19−14との入力の切換え
を行なうマルチプレクサ（MPX）、103はDMAコントロー
ラ、104はDMAアドレスバス13−０の同期化回路、202はC
PUデータバスの入出力端子、201は入出力端子202をCPU
のデータバスとして使用するか、外部バスマスタからの
アドレス入力端子として使用するかを切換えるマルチプ
レクサである。また、203,204はバッファである。
第１の実施例との相違点は、外部バスマスタからのア
ドレス入力をデータバスの端子を用いることにより、端
子数の削減を計っている点である。
ドレス入力をデータバスの端子を用いることにより、端
子数の削減を計っている点である。
第４図のタイミングチャートを用いて第２図の動作を
説明する。
説明する。
まず、CPU200がバスサイクルを起動すると、SYSTEMア
ドレスバス13−０には、CPUアドレスバス13−０がその
まま出力される。MPX102は、バス解放信号であるHLDAK
がロウレベル（インアクティブ）のため、CPUアドレス
バス19−14をアドレス変換部101の入力として選択す
る。アドレス変換部101は、入力したCPUアドレスバス19
−14を拡張アドレスに変換してCPUアドレスバス23−14
に出力する。なお、第４図では、CPUサイクルをライト
サイクルと仮定しており、CPUバスサイクルは、ライト
データの出力完了時点、すなわち、CPUデータバスがハ
イインピーダンスになった時点で完了する。
ドレスバス13−０には、CPUアドレスバス13−０がその
まま出力される。MPX102は、バス解放信号であるHLDAK
がロウレベル（インアクティブ）のため、CPUアドレス
バス19−14をアドレス変換部101の入力として選択す
る。アドレス変換部101は、入力したCPUアドレスバス19
−14を拡張アドレスに変換してCPUアドレスバス23−14
に出力する。なお、第４図では、CPUサイクルをライト
サイクルと仮定しており、CPUバスサイクルは、ライト
データの出力完了時点、すなわち、CPUデータバスがハ
イインピーダンスになった時点で完了する。
次に、CPUバスサイクル中に、DMAコントローラ103が
バス要求信号であるHLDRQをハイレベル（アクティブ）
にすると、CPUバスサイクル完了後に、CPU200はHLDAKを
ハイレベル（アクティブ）にし、DMAコントローラ103に
バスの使用権を明渡す。同時に、アドレスバス、データ
バス等をハイインピーダンス状態にする。DMAコントロ
ーラ103はバスの使用権を得ると、DMAバスサイクルを起
動し、アドレスおよび制御信号を出力する。203,204は
バッファであり、HLDAKがロウレベル（インアクティ
ブ）ならば、CPUデータバス５−０はSYSTEMデータバス
５−０と接続状態にあり、ハイレベル（アクティブ）な
らば、CPUデータバス５−０はDMAアドレスバス19−14と
接続状態にある。DMAバスサイクル中はHLDAKがハイレベ
ル（アクティブ）であるため、DMAコントローラ103が出
力するアドレスのうち、DMAアドレスバス19−14は、CPU
データバス端子202よりマルチプレクサ201に入力され
る。また、マルチプレクサ201は、CPUデータバス202か
ら入力したDMAアドレスバス19−14をMPX102へ出力す
る。ここで、HLDAKがハイレベルのため、MPX102は、DMA
アドレスバス19−14をアドレス変換部101の入力として
選択する。アドレス変換部101は、入力したDMAアドレス
バス19−14を拡張アドレスに変換してCPUアドレスバス2
3−14に出力する。アドレス変換部は、変換に時間を要
するため、SYSTEMアドレスバスへの出力タイミングは、
DMAアドレスの出力タイミングよりも若干遅れる。その
ため、DMAアドレスバス13−０は、同期化回路104により
SYSTEMアドレスバス23−14に同期化してSYSTEMアドレス
バス13−０に出力する。
バス要求信号であるHLDRQをハイレベル（アクティブ）
にすると、CPUバスサイクル完了後に、CPU200はHLDAKを
ハイレベル（アクティブ）にし、DMAコントローラ103に
バスの使用権を明渡す。同時に、アドレスバス、データ
バス等をハイインピーダンス状態にする。DMAコントロ
ーラ103はバスの使用権を得ると、DMAバスサイクルを起
動し、アドレスおよび制御信号を出力する。203,204は
バッファであり、HLDAKがロウレベル（インアクティ
ブ）ならば、CPUデータバス５−０はSYSTEMデータバス
５−０と接続状態にあり、ハイレベル（アクティブ）な
らば、CPUデータバス５−０はDMAアドレスバス19−14と
接続状態にある。DMAバスサイクル中はHLDAKがハイレベ
ル（アクティブ）であるため、DMAコントローラ103が出
力するアドレスのうち、DMAアドレスバス19−14は、CPU
データバス端子202よりマルチプレクサ201に入力され
る。また、マルチプレクサ201は、CPUデータバス202か
ら入力したDMAアドレスバス19−14をMPX102へ出力す
る。ここで、HLDAKがハイレベルのため、MPX102は、DMA
アドレスバス19−14をアドレス変換部101の入力として
選択する。アドレス変換部101は、入力したDMAアドレス
バス19−14を拡張アドレスに変換してCPUアドレスバス2
3−14に出力する。アドレス変換部は、変換に時間を要
するため、SYSTEMアドレスバスへの出力タイミングは、
DMAアドレスの出力タイミングよりも若干遅れる。その
ため、DMAアドレスバス13−０は、同期化回路104により
SYSTEMアドレスバス23−14に同期化してSYSTEMアドレス
バス13−０に出力する。
従来、アドレス変換機能を有するマイクロプロセッサ
おいて、DMAコントローラ等のバスマスタが出力するア
ドレスを変換できないため、CPUが内蔵しているアドレ
ス変換部と同機能のアドレス変換機能が外部に必要にな
り、マイクロプロセッサシステムの部品点数が増大して
しまうという欠点を有していた。
おいて、DMAコントローラ等のバスマスタが出力するア
ドレスを変換できないため、CPUが内蔵しているアドレ
ス変換部と同機能のアドレス変換機能が外部に必要にな
り、マイクロプロセッサシステムの部品点数が増大して
しまうという欠点を有していた。
マイクロプロセッサ・システムにおいて、DMAコント
ローラ等の外部バスマスタを使用する場合が多く、CPU
がアドレス変換機能により、アドレス拡張する場合には
外部バスマスタの出力するアドレスも拡張する必要があ
る。
ローラ等の外部バスマスタを使用する場合が多く、CPU
がアドレス変換機能により、アドレス拡張する場合には
外部バスマスタの出力するアドレスも拡張する必要があ
る。
以上説明したように本発明は、外部バスマスタが出力
するアドレスをCPUに内蔵しているアドレス変換機能を
使用して変換することによって、マイクロプロセッサシ
ステムの部品点数を削減できる効果がある。
するアドレスをCPUに内蔵しているアドレス変換機能を
使用して変換することによって、マイクロプロセッサシ
ステムの部品点数を削減できる効果がある。
第１図は及び第２図は本発明の第１及び第２の実施例の
構成を示す図、第３図及び第４図は第１及び第２の実施
例のタイミングを示す図、第５図及び第６図はアドレス
変換方式を説明するための図、第７図は従来例の構成を
示す図、第８図は従来例のタイミングを示す図面であ
る。 100,200,300……マイクロプロセッサ、101……CPU内蔵
のアドレス変換部、102,201……マルチプレクサ、103…
…DMAコントローラ、104……同期化回路、202……CPUデ
ータバス５−０、203,204……バッファ、301……CPU外
部のアドレス変換部。
構成を示す図、第３図及び第４図は第１及び第２の実施
例のタイミングを示す図、第５図及び第６図はアドレス
変換方式を説明するための図、第７図は従来例の構成を
示す図、第８図は従来例のタイミングを示す図面であ
る。 100,200,300……マイクロプロセッサ、101……CPU内蔵
のアドレス変換部、102,201……マルチプレクサ、103…
…DMAコントローラ、104……同期化回路、202……CPUデ
ータバス５−０、203,204……バッファ、301……CPU外
部のアドレス変換部。
Claims (1)
- 【請求項１】アドレス計算によって生成された論理アド
レスを物理アドレスに変換するアドレス変換手段を備え
たマイクロプロセッサにおいて、外部のバス・マスタが
生成する外部アドレスを入力する入力手段と、前記アド
レス計算によって生成された論理アドレスと前記入力手
段により得られた外部アドレスとをバス使用権の明渡し
を示すバス解放信号により選択して前記アドレス変換手
段へ出力する選択手段とを有し、前記バス使用権を有し
ている間はアドレス計算によって生成された論理アドレ
スを物理アドレスに変換し、前記バス使用権を明渡して
いる間は前記入力手段により得られた外部アドレスを物
理アドレスに変換することを特徴とするアドレス変換機
能を有したマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212270A JP2867449B2 (ja) | 1989-08-18 | 1989-08-18 | アドレス変換機能を有したマイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212270A JP2867449B2 (ja) | 1989-08-18 | 1989-08-18 | アドレス変換機能を有したマイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0375943A JPH0375943A (ja) | 1991-03-29 |
| JP2867449B2 true JP2867449B2 (ja) | 1999-03-08 |
Family
ID=16619811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1212270A Expired - Lifetime JP2867449B2 (ja) | 1989-08-18 | 1989-08-18 | アドレス変換機能を有したマイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867449B2 (ja) |
-
1989
- 1989-08-18 JP JP1212270A patent/JP2867449B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0375943A (ja) | 1991-03-29 |
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