JPH0375943A - アドレス変換機能を有したマイクロプロセッサ - Google Patents
アドレス変換機能を有したマイクロプロセッサInfo
- Publication number
- JPH0375943A JPH0375943A JP1212270A JP21227089A JPH0375943A JP H0375943 A JPH0375943 A JP H0375943A JP 1212270 A JP1212270 A JP 1212270A JP 21227089 A JP21227089 A JP 21227089A JP H0375943 A JPH0375943 A JP H0375943A
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- Japan
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- dma
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- 238000006243 chemical reaction Methods 0.000 claims description 38
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 239000000872 buffer Substances 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Bus Control (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサに関し、特にアドレス変
換機能を有するマイクロプロセッサに関する。
換機能を有するマイクロプロセッサに関する。
一般に、マイクロプロセッサ（以下、ＣＰＵと称す）が
生成するアドレスのビット長は、個々のＣＰＵによって
異なる。例えば、日本電気のμＰＤ７０１１６は、アド
レス計算により１Ｍバイト、すなわち２０ビツト長の論
理アドレスを生成する。
生成するアドレスのビット長は、個々のＣＰＵによって
異なる。例えば、日本電気のμＰＤ７０１１６は、アド
レス計算により１Ｍバイト、すなわち２０ビツト長の論
理アドレスを生成する。
このμＰＤ７０１１６とラフトウ１エアの互換性を保ち
ながらアドレス空間を拡張する方法の１つとして、アド
レス変換方式がある。第５図を用いてアドレス変換方式
の一例を説明する。
ながらアドレス空間を拡張する方法の１つとして、アド
レス変換方式がある。第５図を用いてアドレス変換方式
の一例を説明する。
アドレス計算によって変換前の２０ビツト長アドレスが
生成され、そのうち、上位６ビツトを、アドレス変換部
１０１に入力する。アドレス変換部１０１は、６４個の
１０ビツト長変換レジスタから構成されており、入力さ
れた６ビ、ットの変換前アドレスに対応して１個１０ビ
ツト長レジスタを選択する。アドレス変換部１０１で選
択された１０ビツト長アドレスを上位アドレス、変換前
アドレス１３−Ｏの１４ビツトをそのまま下位アドレス
とし、２４ビツト長の拡張アドレスを生成する。
生成され、そのうち、上位６ビツトを、アドレス変換部
１０１に入力する。アドレス変換部１０１は、６４個の
１０ビツト長変換レジスタから構成されており、入力さ
れた６ビ、ットの変換前アドレスに対応して１個１０ビ
ツト長レジスタを選択する。アドレス変換部１０１で選
択された１０ビツト長アドレスを上位アドレス、変換前
アドレス１３−Ｏの１４ビツトをそのまま下位アドレス
とし、２４ビツト長の拡張アドレスを生成する。
また、第６図に示すように、６４個の変換レジスタは■
／○領域のＦＦ０Ｏ（Ｈ）−ＦＦ７Ｅ（Ｈ）にマツピン
グされており、Ｉ１０命令によってリード／ライト可能
である。
／○領域のＦＦ０Ｏ（Ｈ）−ＦＦ７Ｅ（Ｈ）にマツピン
グされており、Ｉ１０命令によってリード／ライト可能
である。
しかしながら、前記アドレス変換方式では、ＤＭＡコン
トローラなどの外部バスマスタが生成したアドレスを拡
張アドレスに変換することはできナイ。外部バスマスタ
が生成するアドレスを変換するためには、ＣＰＵの外部
にもＣＰＵ内蔵のアドレス変換部と同機能を有したアド
レス変換部を持つ必要がある。第７図に外部バスマスタ
としてＤＭＡコントローラを接続した場合のシステム構
成例を示す。
トローラなどの外部バスマスタが生成したアドレスを拡
張アドレスに変換することはできナイ。外部バスマスタ
が生成するアドレスを変換するためには、ＣＰＵの外部
にもＣＰＵ内蔵のアドレス変換部と同機能を有したアド
レス変換部を持つ必要がある。第７図に外部バスマスタ
としてＤＭＡコントローラを接続した場合のシステム構
成例を示す。
３００はＣＰＵ、１０１はＣＰＵ内蔵のアドレス変換部
、１０３はＤＭＡコントローラ、１０４はＤＭＡアドレ
スバス１３−０の同期化回路、３０１はＣＰＵ外部のア
ドレス変換部である。
、１０３はＤＭＡコントローラ、１０４はＤＭＡアドレ
スバス１３−０の同期化回路、３０１はＣＰＵ外部のア
ドレス変換部である。
第８図のタイミングチャートを用いて第７図の動作を説
明する。
明する。
まず、ＣＰＵ３００がバスサイクルを起動すると、ＳＹ
ＳＴＥＭアドレスバス１３−０にはＣＰＵアドレスバス
１３−Ｏがそのまま出力され、ＳＹＳＴＥＭアドレスバ
ス２：３−１４にはアドレス変換部１０１によって変換
されたＣＰＵアドレスバス２３−１４が出力される。
ＳＴＥＭアドレスバス１３−０にはＣＰＵアドレスバス
１３−Ｏがそのまま出力され、ＳＹＳＴＥＭアドレスバ
ス２：３−１４にはアドレス変換部１０１によって変換
されたＣＰＵアドレスバス２３−１４が出力される。
次に、ＣＰＵバスサイクル中に、ＤＭＡコントローラ１
０３がバス要求信号であるＨＬＤＲＱをアクティブにす
ると、ＣＰＵバスサイクル完了後に、ＣＰＵ３００はバ
ス解放信号であるＨＬＤＡＫをアクティブにし、ＤＭＡ
コントローラにバスの使用権を明渡す。同時に、ＣＰＵ
３００はアドレスバス、データバス等をノ・イインピー
ダンス状態にする。ＤＭＡコントローラ１０３はバスの
使用権を得ると、ＤＭＡバスサイクルを起動し、アドレ
スおよび制御信号を出力する。ＤＭＡコントローラー０
３が出力するアドレスのうち、ＤＭＡアドレスバス１９
−１４はアドレス変換部３０１に入力され、拡張アドレ
スに変換されてＳＹＳＴＥＭアドレスバス２３−１４に
出力する。ここで、アドレス変換部は変換に時間を要す
るため、ＳＹＳＴＥＭアドレスバスへの出力タイミング
は、ＤＭＡアドレスの出力タイミングよりも若干遅れる
。
０３がバス要求信号であるＨＬＤＲＱをアクティブにす
ると、ＣＰＵバスサイクル完了後に、ＣＰＵ３００はバ
ス解放信号であるＨＬＤＡＫをアクティブにし、ＤＭＡ
コントローラにバスの使用権を明渡す。同時に、ＣＰＵ
３００はアドレスバス、データバス等をノ・イインピー
ダンス状態にする。ＤＭＡコントローラ１０３はバスの
使用権を得ると、ＤＭＡバスサイクルを起動し、アドレ
スおよび制御信号を出力する。ＤＭＡコントローラー０
３が出力するアドレスのうち、ＤＭＡアドレスバス１９
−１４はアドレス変換部３０１に入力され、拡張アドレ
スに変換されてＳＹＳＴＥＭアドレスバス２３−１４に
出力する。ここで、アドレス変換部は変換に時間を要す
るため、ＳＹＳＴＥＭアドレスバスへの出力タイミング
は、ＤＭＡアドレスの出力タイミングよりも若干遅れる
。
そのため、ＤＭＡアドレスバス１３−０は、同期化回路
１０４により５ＹＳＴ・ＥＭアドレスバス２３−１４に
同期化してＳＹＳＴＥＭアドレスバス１３−０に出力す
る。
１０４により５ＹＳＴ・ＥＭアドレスバス２３−１４に
同期化してＳＹＳＴＥＭアドレスバス１３−０に出力す
る。
前記の従来例のようなマイクロプロセッサでは、ＤＭＡ
コントローラ等のバスマスクが出力するアドレスを変換
できないため、ＣＰＵが内蔵しているアドレス変換部と
同機能のアドレス変換機能が外部に必要になり、マイク
ロプロセッサシステムの部品点数が増大してしまうとい
う欠点を有していた。
コントローラ等のバスマスクが出力するアドレスを変換
できないため、ＣＰＵが内蔵しているアドレス変換部と
同機能のアドレス変換機能が外部に必要になり、マイク
ロプロセッサシステムの部品点数が増大してしまうとい
う欠点を有していた。
本発明のアドレス変換機能を有したマイクロプロセッサ
の構成は、アドレス計算によって生成された論理アドレ
スを物理アドレスに変換するアドレス変換手段を備えた
マイクロプロセッサにおいて、外部のバス・マスタが生
成する外部アドレスを入力する入力手段と、前記アドレ
ス計算によって生成された論理アドレスと前記入力手段
により得られた外部アドレスとをバス使用権の明渡しを
示すバス解放信号により選択して前記アドレス変換手段
へ出力する選択手段とを有し、前記バス使用権を有して
いる間はアドレス計算によって生成された論理アドレス
を物理アドレスに変換し、前記バス使用権を明渡してい
る間は前記入力手段により得られた外部アドレスを物理
アドレスに変換することを特徴とする。
の構成は、アドレス計算によって生成された論理アドレ
スを物理アドレスに変換するアドレス変換手段を備えた
マイクロプロセッサにおいて、外部のバス・マスタが生
成する外部アドレスを入力する入力手段と、前記アドレ
ス計算によって生成された論理アドレスと前記入力手段
により得られた外部アドレスとをバス使用権の明渡しを
示すバス解放信号により選択して前記アドレス変換手段
へ出力する選択手段とを有し、前記バス使用権を有して
いる間はアドレス計算によって生成された論理アドレス
を物理アドレスに変換し、前記バス使用権を明渡してい
る間は前記入力手段により得られた外部アドレスを物理
アドレスに変換することを特徴とする。
次に、本発明について図面を参照して説明する。
本発明の第１の実施例を、第１図と第３図のり−一
イミング図を用いて説明する。
第１図において、１００は本発明のマイクロプロセッサ
（以下、ＣＰＵと称す）、１０１はＣＰＵ内蔵のアドレ
ス変換部、１０２はＣＰＵアドレスバス１９−１４とＤ
ＭＡアドレスバス１９−１４との入力の切換えを行なう
マルチプレクサ（以下、ＭＰＸと称す）、１０３はＤＭ
Ａコントローラ、１０４はＤＭＡアドレスバス１３−Ｏ
の同期化回路である。
（以下、ＣＰＵと称す）、１０１はＣＰＵ内蔵のアドレ
ス変換部、１０２はＣＰＵアドレスバス１９−１４とＤ
ＭＡアドレスバス１９−１４との入力の切換えを行なう
マルチプレクサ（以下、ＭＰＸと称す）、１０３はＤＭ
Ａコントローラ、１０４はＤＭＡアドレスバス１３−Ｏ
の同期化回路である。
第３図のタイミングチャートを用いて第１図の動作を説
明する。
明する。
まず、ＣＰＵ１００がバスサイクルを起動すると、ＳＹ
ＳＴＥＭアドレスバス１３−０にはＣＰＵアドレスバス
１３−Ｏがそのまま出力される。
ＳＴＥＭアドレスバス１３−０にはＣＰＵアドレスバス
１３−Ｏがそのまま出力される。
ＭＰＸ１０２は、バス解放信号であるＨＬＤＡＫがロウ
レベル（インアクティブ）のため、ＣＰＵアドレスバス
１９−１４をアドレス変換部１０１の入力として選択す
る。アドレス変換部１０１は、入力したＣＰＵアドレス
バス１９−１４をＣＰＵアドレスバス２３−１４に変換
してＳＹＳＴＥＭアドレスバス２３−１４に出力する。
レベル（インアクティブ）のため、ＣＰＵアドレスバス
１９−１４をアドレス変換部１０１の入力として選択す
る。アドレス変換部１０１は、入力したＣＰＵアドレス
バス１９−１４をＣＰＵアドレスバス２３−１４に変換
してＳＹＳＴＥＭアドレスバス２３−１４に出力する。
次に、ＣＰＵバスサイクル中に、ＤＭＡコントローラＬ
０３がバス要求信号であるＨＬＤＲＱをハイレベル（
アクティブ）にすると、ＣＰＵバスサイクル完了後に、
ＣＰＵ １００はＨＬＤＡＫをハイレベル（アクティブ
）にする。同時に、ＤＭＡコントローラ１０３にバスの
使用権明渡し、アドレスバス、データバス等をハイイン
ピーダンス状態にする。ＤＭＡコントローラ１０３はノ
くスの使用権を得ると、ＤＭＡバスサイクルを起動し、
アドレスおよび制御信号を出力する。ＤＭＡコントロー
ラ１０３が出力するアドレスのうち、ＤＭＡアドレスバ
ス１９−１４は、ＣＰＵの入力端子１０５よりＭＰＸ１
０２に入力される。ここで、ＨＬＤＡＫがハイレベル（
アクティブ）のため、ＭＰＸ１０２は、ＤＭＡアドレス
バス１９−１４をアドレス変換部１０１０入力として選
択する。
０３がバス要求信号であるＨＬＤＲＱをハイレベル（
アクティブ）にすると、ＣＰＵバスサイクル完了後に、
ＣＰＵ １００はＨＬＤＡＫをハイレベル（アクティブ
）にする。同時に、ＤＭＡコントローラ１０３にバスの
使用権明渡し、アドレスバス、データバス等をハイイン
ピーダンス状態にする。ＤＭＡコントローラ１０３はノ
くスの使用権を得ると、ＤＭＡバスサイクルを起動し、
アドレスおよび制御信号を出力する。ＤＭＡコントロー
ラ１０３が出力するアドレスのうち、ＤＭＡアドレスバ
ス１９−１４は、ＣＰＵの入力端子１０５よりＭＰＸ１
０２に入力される。ここで、ＨＬＤＡＫがハイレベル（
アクティブ）のため、ＭＰＸ１０２は、ＤＭＡアドレス
バス１９−１４をアドレス変換部１０１０入力として選
択する。
アドレス変換部１０１は、入力したＤＭＡアドレスバス
１９−１４を拡張アドレスに変換してＣＰＵアドレスバ
ス２３−１４に出力する。アドレス変換部は、変換に時
間を要するため、ＳＹＳＴＥＭアドレスバスへの出力タ
イミングは、ＤＭＡアドレスの出力タイミングよりも若
干遅れる。そのタメ、ＤＭＡアドレスバス１３−Ｏは、
同期化回路１０４によりＳＹＳＴＥＭアドレスバス２３
−１４に同期化してＳＹＳＴＥＭアドレスバス１３−〇
に出力する。
１９−１４を拡張アドレスに変換してＣＰＵアドレスバ
ス２３−１４に出力する。アドレス変換部は、変換に時
間を要するため、ＳＹＳＴＥＭアドレスバスへの出力タ
イミングは、ＤＭＡアドレスの出力タイミングよりも若
干遅れる。そのタメ、ＤＭＡアドレスバス１３−Ｏは、
同期化回路１０４によりＳＹＳＴＥＭアドレスバス２３
−１４に同期化してＳＹＳＴＥＭアドレスバス１３−〇
に出力する。
次に、本発明の第２の実施例を第２図と第４図のタイミ
ング図を用いて説明する。
ング図を用いて説明する。
第２図において、２００は本発明のマイクロプロセッサ
、１０１はＣＰＵ内蔵のアドレス変換部、１０２はＣＰ
Ｕアドレスバス１９−１４とＤＭＡアドレスバス１９−
１４との入力の切換えを行なうマルチプレクサ（ＭＰＸ
）、１０３はＤＭＡコントローラ、１０４はＤＭＡアド
レスバス１３−〇の同期化回路、２０２はＣＰＵデータ
バスの入出力端子、２０１は入出力端子２０２をＣＰＵ
のデータバスとして使用するか、外部バスマスタからの
アドレス入力端子として使用するかを切換えるマルチプ
レクサである。また、２０３，２０４９− はバッファである。
、１０１はＣＰＵ内蔵のアドレス変換部、１０２はＣＰ
Ｕアドレスバス１９−１４とＤＭＡアドレスバス１９−
１４との入力の切換えを行なうマルチプレクサ（ＭＰＸ
）、１０３はＤＭＡコントローラ、１０４はＤＭＡアド
レスバス１３−〇の同期化回路、２０２はＣＰＵデータ
バスの入出力端子、２０１は入出力端子２０２をＣＰＵ
のデータバスとして使用するか、外部バスマスタからの
アドレス入力端子として使用するかを切換えるマルチプ
レクサである。また、２０３，２０４９− はバッファである。
第１の実施例との相違点は、外部バスマスタからのアド
レス入力をデータバスの端子を用いることにより、端子
数の削減を計っている点である。
レス入力をデータバスの端子を用いることにより、端子
数の削減を計っている点である。
第４図のタイミングチャートを用いて第２図の動作を説
明する。
明する。
まず、ＣＰＵ２００がバスサイクルを起動すると、ＳＹ
ＳＴＥＭアドレスバス１３−Ｏには、ＣＰＵアドレスバ
ス１３−０がそのまま出力される。
ＳＴＥＭアドレスバス１３−Ｏには、ＣＰＵアドレスバ
ス１３−０がそのまま出力される。
ＭＰＸ１０２は、バス解放信号であるＨＬＤＡＫがロウ
レベル（インアクティブ）のため、ＣＰＵアドレスバス
１９−１４をアドレス変換部１０１の入力として選択す
る。アドレス変換部１０１は、′入力したＣＰＵアドレ
スバス１９−１４を拡張アドレスに変換してＣＰＵアド
レスバス２３−１４に出力する。なお、第４図では、Ｃ
ＰＵサイクルをライトサイクルと仮定しており、ＣＰＵ
バスサイクルは、ライトデータの出力完了時点、すなわ
ち、ＣＰＵデータバスがハイインピーダンスになった時
点で完了する。
レベル（インアクティブ）のため、ＣＰＵアドレスバス
１９−１４をアドレス変換部１０１の入力として選択す
る。アドレス変換部１０１は、′入力したＣＰＵアドレ
スバス１９−１４を拡張アドレスに変換してＣＰＵアド
レスバス２３−１４に出力する。なお、第４図では、Ｃ
ＰＵサイクルをライトサイクルと仮定しており、ＣＰＵ
バスサイクルは、ライトデータの出力完了時点、すなわ
ち、ＣＰＵデータバスがハイインピーダンスになった時
点で完了する。
０−
次に、ＣＰＵバスサイクル中に、ＤＭＡコントローラ１
０３がバス要求信号であるＨＬＤＲＱをハイレベル（ア
クティブ）にすると、ＣＰＵバスサイクル完了後に、Ｃ
ＰＵ２００はＨＬＤＡＫをハイレベル（アクティブ）に
し、ＤＭＡコント□−ラ１０３にバスの使用権を明渡す
。同時に、アドレスバス、データバス等をハイインピー
ダンス状態にする。ＤＭＡコントローラ１０３はバスの
使用権を得ると、ＤＭＡバスサイクルを起動し、アドレ
スおよび制御信号を出力する。２０３゜２０４はバッフ
ァであり、ＨＬＤＡＫがロウレベル（インアクティブ）
ならば、ＣＰＵデータバス５−０はＳＹＳＴＥＭデータ
バス５−０と接続状態にあり、ハイレベル（アクティブ
）ならば、ＣＰＵデータバス５−０はＤＭＡアドレスバ
ス１９−１４と接続状態にある。ＤＭＡバスサイクル中
はＨＬＤＡＫがハイレベル（アクティブ）であるため、
ＤＭＡコントローラ１０３が出力するアドレスのうち、
ＤＭＡアドレスバス１９−１４は、ＣＰＵデータバス端
子２０２よりマルチプレクサ２０１に入力される。また
、マルチプレクサ２０１は、ＣＰＵデータバス２０２か
ら入力したＤＭＡアドレスバス１９−１４をＭＰＸ１０
２へ出力する。ここで、ＨＬＤＡＫがハイレベルのため
、ＭＰＸ１０２は、ＤＭＡアドレスバス１９−１４をア
ドレス変換部１０１の入力として選択する。アドレス変
換部１０１は、入力したＤＭＡアドレスバス１９−１４
を拡張アドレスに変換してＣＰＵアドレスバス２３−１
４に出力する。アドレス変換部は、変換に時間を要する
ため、ＳＹＳＴＥＭアドレスバスへの出力タイミングは
、ＤＭＡアドレスの出力タイミングよりも若干遅れる。
０３がバス要求信号であるＨＬＤＲＱをハイレベル（ア
クティブ）にすると、ＣＰＵバスサイクル完了後に、Ｃ
ＰＵ２００はＨＬＤＡＫをハイレベル（アクティブ）に
し、ＤＭＡコント□−ラ１０３にバスの使用権を明渡す
。同時に、アドレスバス、データバス等をハイインピー
ダンス状態にする。ＤＭＡコントローラ１０３はバスの
使用権を得ると、ＤＭＡバスサイクルを起動し、アドレ
スおよび制御信号を出力する。２０３゜２０４はバッフ
ァであり、ＨＬＤＡＫがロウレベル（インアクティブ）
ならば、ＣＰＵデータバス５−０はＳＹＳＴＥＭデータ
バス５−０と接続状態にあり、ハイレベル（アクティブ
）ならば、ＣＰＵデータバス５−０はＤＭＡアドレスバ
ス１９−１４と接続状態にある。ＤＭＡバスサイクル中
はＨＬＤＡＫがハイレベル（アクティブ）であるため、
ＤＭＡコントローラ１０３が出力するアドレスのうち、
ＤＭＡアドレスバス１９−１４は、ＣＰＵデータバス端
子２０２よりマルチプレクサ２０１に入力される。また
、マルチプレクサ２０１は、ＣＰＵデータバス２０２か
ら入力したＤＭＡアドレスバス１９−１４をＭＰＸ１０
２へ出力する。ここで、ＨＬＤＡＫがハイレベルのため
、ＭＰＸ１０２は、ＤＭＡアドレスバス１９−１４をア
ドレス変換部１０１の入力として選択する。アドレス変
換部１０１は、入力したＤＭＡアドレスバス１９−１４
を拡張アドレスに変換してＣＰＵアドレスバス２３−１
４に出力する。アドレス変換部は、変換に時間を要する
ため、ＳＹＳＴＥＭアドレスバスへの出力タイミングは
、ＤＭＡアドレスの出力タイミングよりも若干遅れる。
そのため、ＤＭＡアドレスバス１３−０は、同期化回路
１０４によりＳＹＳＴＥＭアドレスバス２３１４に同期
化してＳＹＳＴＥＭアドレスバス１３０に出力する。
１０４によりＳＹＳＴＥＭアドレスバス２３１４に同期
化してＳＹＳＴＥＭアドレスバス１３０に出力する。
従来、アドレス変換機能を有するマイクロプロセッサお
いて、ＤＭＡコントローラ等のバスマスクが出力するア
ドレスを変換できないため、ＣＰＵが内蔵しているアド
レス変換部と同機能のアドレス変換機能が外部に必要に
なり、マイクロプロセッサシステムの部品点数が増大し
てしまうという欠点を有していた。
いて、ＤＭＡコントローラ等のバスマスクが出力するア
ドレスを変換できないため、ＣＰＵが内蔵しているアド
レス変換部と同機能のアドレス変換機能が外部に必要に
なり、マイクロプロセッサシステムの部品点数が増大し
てしまうという欠点を有していた。
マイクロプロセッサ・システムにおいて、ＤＭＡコント
ローラ等の外部バスマスタを使用する場合が多く、ＣＰ
Ｕがアドレス変換機能により、アドレス拡張する場合に
は外部バスマスタの出力するアドレスも拡張する必要が
ある。
ローラ等の外部バスマスタを使用する場合が多く、ＣＰ
Ｕがアドレス変換機能により、アドレス拡張する場合に
は外部バスマスタの出力するアドレスも拡張する必要が
ある。
以上説明したように本発明は、外部バスマスタが出力す
るアドレスをＣＰＵに内蔵しているアドレス変換機能を
使用して変換することによって、マイクロプロセッサシ
ステムの部品点数を削減できる効果がある。
るアドレスをＣＰＵに内蔵しているアドレス変換機能を
使用して変換することによって、マイクロプロセッサシ
ステムの部品点数を削減できる効果がある。
図、第７図は従来例の構成を示す図、第８図は従来例の
タイミングを示す図面である。
タイミングを示す図面である。
１００．２００，３００・・・・・・マイクロプロセッ
サ、１０１・・・・・・ＣＰＵ内蔵のアドレス変換部、
１０２．２０１・・・・・・マルチプレクサ、１０３・
・・・・・ＤＭＡコントローラ、１０４・・・・・・同
期化回路、２０２・・・・・・ＣＰＵデータバス５−０
，２０３゜２０４・・・・・・バッファ、３０１・・・
・・・ＣＰＵ外部のアドレス変換部。
サ、１０１・・・・・・ＣＰＵ内蔵のアドレス変換部、
１０２．２０１・・・・・・マルチプレクサ、１０３・
・・・・・ＤＭＡコントローラ、１０４・・・・・・同
期化回路、２０２・・・・・・ＣＰＵデータバス５−０
，２０３゜２０４・・・・・・バッファ、３０１・・・
・・・ＣＰＵ外部のアドレス変換部。
Claims (1)
- アドレス計算によって生成された論理アドレスを物理
アドレスに変換するアドレス変換手段を備えたマイクロ
プロセッサにおいて、外部のバス・マスタが生成する外
部アドレスを入力する入力手段と、前記アドレス計算に
よって生成された論理アドレスと前記入力手段により得
られた外部アドレスとをバス使用権の明渡しを示すバス
解放信号により選択して前記アドレス変換手段へ出力す
る選択手段とを有し、前記バス使用権を有している間は
アドレス計算によって生成された論理アドレスを物理ア
ドレスに変換し、前記バス使用権を明渡している間は前
記入力手段により得られた外部アドレスを物理アドレス
に変換することを特徴とするアドレス変換機能を有した
マイクロプロチッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212270A JP2867449B2 (ja) | 1989-08-18 | 1989-08-18 | アドレス変換機能を有したマイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212270A JP2867449B2 (ja) | 1989-08-18 | 1989-08-18 | アドレス変換機能を有したマイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0375943A true JPH0375943A (ja) | 1991-03-29 |
| JP2867449B2 JP2867449B2 (ja) | 1999-03-08 |
Family
ID=16619811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1212270A Expired - Lifetime JP2867449B2 (ja) | 1989-08-18 | 1989-08-18 | アドレス変換機能を有したマイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867449B2 (ja) |
-
1989
- 1989-08-18 JP JP1212270A patent/JP2867449B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2867449B2 (ja) | 1999-03-08 |
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