JPH0756758A - データ処理装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 この発明は、バス制御部にチェックビット生
成回路を設け、データ転送時にチェックビット生成時間
を考慮する必要がないデータ処理装置を提供する。 【構成】 この発明に係るデータ処理装置は、演算処理
部４からの転送指示を受けてバス制御部３が外部インタ
ーフェース部２から主記憶部１へデータを転送すると
き、バス制御部３の内部に設けたチェックビット生成回
路（ＥＣＣ回路）３１により転送データのチェックビッ
トを生成し、共に主記憶部１に記憶させる。また、演算
処理部４と主記憶部１との間でプロセッサバス６を通じ
てデータが転送されるとき、演算処理部４の内部に設け
た誤り検出／訂正回路（ＥＣＣ回路）４１により、チェ
ックビットに基づいて転送データの誤り検出／訂正を行
うようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、主に高速汎用計算機
として用いられ、データ誤り検出／訂正機能を有するデ
ータ処理装置に関する。

【０００２】

【従来の技術】従来の高速汎用計算機として用いられる
データ処理装置は、図４に示すように、データの転送制
御や計算を行う演算処理部（ＥＰＵ）４と、データ及び
チェックビットを記憶する主記憶部（ＭＥＭ）１と、演
算処理部４と主記憶部１の間を接続するプロセッサバス
６と、外部装置（磁気ディスク等）とデータの入出力を
行う複数の外部インタフェース部（Ｉ／Ｏ）２と、これ
らの外部インタフェース部２を接続するＩ／Ｏバス７
と、プロセッサバス６とＩ／Ｏバス７との間でデータ転
送を制御するバス制御部（ＢＩＵ）３とを備えて構成さ
れる。

【０００３】ここで、上記データ処理装置では、外部イ
ンタフェース部２から入力したデータを主記憶部１に記
憶する場合、演算処理部４からバス制御部３にＤＭＡ
（ダイレクト・メモリ・アクセス）転送の指示を与える
ことで、データ転送処理をバス制御部３にまかせてい
る。これは演算処理部４の負担を軽減すると共にデータ
転送の高速化を図るためである。

【０００４】また、上記データ処理装置において、主記
憶部１にはデータ誤り／訂正機能を果すためにチェック
ビット処理回路（ＥＣＣ回路）１１が設けられている。
このＥＣＣ回路１１は主記憶部１にデータが送られてく
ると、順次それに対応するチェックビットを生成し、こ
のチェックビットを転送データと共に記憶素子に格納し
ておく。そして、データ読み出し時に同時にチェックビ
ットを読み出して、読み出しデータの誤り訂正処理を行
う。このような、従来のデータ処理装置は、例えば、特
開昭６３−２８２８７２号公報に開示されている。

【０００５】しかしながら、上記のような従来のデータ
処理装置では、主記憶部１にデータが到達してからチェ
ックビットを生成する方式であるため、一度に大量のデ
ータを主記憶部１に格納させる場合には、チェックビッ
トを生成する時間がかなり必要となり、このことがデー
タ転送の高速化を困難にしている。

【０００６】特に、プロセッサバス６を演算処理部４が
占有している場合には、ＤＭＡは待機状態であるが、プ
ロセッサバス６が解放されてもデータが主記憶部１に到
達してから格納するまでの時間がかかるという問題点が
あった。

【０００７】

【発明が解決しようとする課題】以上述べたように、従
来のデータ処理装置では、主記憶部にデータが到達して
からチェックビットを生成しているため、データ転送完
了までにチェックビット生成のための時間が余計にかか
り、データ転送の高速化を困難にしている。

【０００８】この発明は上記の課題を解決するためにな
されたもので、データ転送時にチェックビット生成時間
を考慮する必要がなく、データ転送の高速化に寄与する
ことのできるデータ処理装置を提供することを目的とす
る。

【０００９】

【課題を解決するための手段】上記目的を達成するため
にこの発明は、データの転送制御を行う演算処理部と、
データ及びチェックビットを記憶する主記憶部と、演算
処理部と主記憶部の間を接続するプロセッサバスと、外
部装置とデータの入出力を行う複数の外部インタフェー
ス部と、これらの外部インタフェース部を接続するＩ／
Ｏバスと、プロセッサバスとＩ／Ｏバスとの間でデータ
転送を制御するバス制御部とを備えるデータ処理装置に
おいて、バス制御部に、当該バス制御部を介して外部イ
ンタフェース部から主記憶部へデータを転送するとき、
転送データのチェックビットを生成するチェックビット
生成回路を設けたことを特徴とする。

【００１０】

【実施例】以下、図面を参照してこの発明の一実施例を
詳細に説明する。但し、図１において、図４と同一部分
には同一符号を付して示し、ここでは異なる部分を中心
に述べる。

【００１１】図１はこの発明に係るデータ処理装置の構
成を示すもので、この装置ではバス制御部３にチェック
ビット生成回路（ＥＣＣ回路）３１を配置し、演算処理
部４にチェックビットによる誤り検出／訂正回路（ＥＣ
Ｃ回路）４１を配置して、主記憶部１にはチェックビッ
ト処理回路を配置しないようにしている。

【００１２】上記構成において、以下、図２及び図３を
参照してその動作を説明する。尚、ここでは説明を簡単
にするため、処理データが１６ビットであるものとす
る。

【００１３】まず、外部インタフェ−ス部２から主記憶
部１へのＤＭＡ転送を行う場合、演算処理部４からＤＭ
Ａ転送指示を受けたバス制御部３は外部インタフェース
部２を通じて取り込まれる１６ビットのＩ／Ｏバスデー
タについてバスサイジングを行なう。このバスサイジン
グ処理の様子を図２及び図３に示す。

【００１４】まず、バス制御部３は、図３（ａ）に示す
ようにＥＰＵ１にプロセッサバス６のリクエストを行う
一方、図３（ｂ）に示す外部インタフェース部２からの
データＡ〜Ｄを図３（ｃ）に示すデータストローブ信号
（Ｌレベル）と共に受け取り、データ受け取りが完了し
た時点で図３（ｄ）に示すデータアクノーリッジ信号
（Ｌレベル）を外部インタフェース部２に送り返す。こ
のとき、バス制御部３は、図３（ｅ）に示すように、次
のデータを受け取るまでの期間にチェックビットｅ〜ｈ
を生成する。

【００１５】すなわち、Ｉ／Ｏバス７側から入力された
１回目乃至４回目のＩ／Ｏバスデータ（１６ビット）Ａ
〜Ｄは、バス制御部３において、プロセッサバス６への
出力用に３２ビットのデータａ〜ｄに配列し直される。

【００１６】このとき、バス制御部３は外部インタフェ
ース部２との間のデータ転送時のハンドシェイク時間を
利用し、各データａ〜ｄに対応するチェックビット（４
ビット）ｅ〜ｈを生成し、さらにチェックビット２個単
位でパラレルに配置し直し、８ビットのデータ配列とす
る。

【００１７】主記憶部１にデータを格納する場合には、
データａ，ｂ（またはｃ，ｄ）３２ビットとチェックビ
ットｅ，ｆ（またはｇ，ｈ）８ビットを同時にバス制御
部３より出力し、プロセッサバス６が空き次第、主記憶
部１に格納する。

【００１８】一方、演算処理部４と主記憶部１の間のデ
ータ転送については、演算処理部４にＥＣＣ回路４１を
配置することにより、従来と同様にデータ誤り検出／訂
正が可能となる。

【００１９】したがって、上記構成によるデータ処理装
置は、バス制御部３にチェックビット生成機能を持た
せ、データの再配列と同時にチェックビット生成を行う
ことにより、主記憶部１でチェックビットを生成する時
間が省略できるという効果を有する。

【００２０】また、プロセッサバス６を演算処理部４が
占有している場合にも、バス制御部３内でデータの再配
列及びチェックビット生成が可能であるため、プロセッ
サバス６が開放されれば、遅滞なく主記憶部１にデータ
とチェックビットを同時に格納できる。

【００２１】このようなＤＭＡアクセス時間の短縮によ
り、相対的に演算処理部４が処理できる時間割合が増加
し、計算機のトータル的なスループットが向上すること
は明白である。特に、比較的にデータ転送の頻度が多い
ところに、この発明に係るデータ処理装置を用いると益
するところ大である。

【００２２】尚、この発明は上記実施例に限定されるも
のではなく、この発明の要旨を逸脱しない範囲で種々変
形しても同様に実施可能であることはいうまでもない。

【００２３】

【発明の効果】以上述べたようにこの発明によれば、デ
ータ転送時にチェックビット生成時間を考慮する必要が
なく、データ転送の高速化に寄与することのできるデー
タ処理装置を提供することができる。

【図面の簡単な説明】

【図１】この発明の一実施例によるデータ処理装置の構
成を示すブロック図である。

【図２】同実施例のチェックビット生成処理の動作を説
明するための図である。

【図３】同実施例のＤＭＡ転送動作とチェックビット生
成動作との関係を示すタイミング図である。

【図４】従来のデータ処理装置の構成を示すブロック図
である。

【符号の説明】

１ 主記憶部（ＭＥＭ） １１ チェックビット処理回路（ＥＣＣ回路） ２ 外部インタフェース部（Ｉ／Ｏ） ３ バス制御部（ＢＩＵ） ３１ チェックビット生成回路（ＥＣＣ回路） ４ 演算処理部（ＥＰＵ） ４１ 誤り検出／訂正回路（ＥＣＣ回路） ６ プロセッサバス ７ Ｉ／Ｏバス

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データの転送制御を行う演算処理部と、
   データ及びチェックビットを記憶する主記憶部と、前記
   演算処理部と主記憶部の間を接続するプロセッサバス
   と、外部装置とデータの入出力を行う複数の外部インタ
   フェース部と、これらの外部インタフェース部を接続す
   るＩ／Ｏバスと、前記プロセッサバスとＩ／Ｏバスとの
   間でデータ転送を制御するバス制御部とを備えるデータ
   処理装置において、 前記バス制御部に、当該バス制御部を介して前記外部イ
   ンタフェース部から前記主記憶部へデータを転送すると
   き、転送データのチェックビットを生成するチェックビ
   ット生成回路を設けたことを特徴とするデータ処理装
   置。
2. 【請求項２】 前記バス制御部は、前記演算処理部から
   ＤＭＡ転送指示を受けて、前記外部インタフェース部か
   ら主記憶部に直接的に入力データを転送して記憶させる
   ＤＭＡ転送機能を有することを特徴とする請求項１記載
   のデータ処理装置。
3. 【請求項３】 前記バス制御部は、転送データのバスサ
   イジングを行う機能を有し、前記チェックビット生成回
   路は、その処理期間にチェックビットを生成することを
   特徴とする請求項１記載のデータ処理装置。
4. 【請求項４】 前記演算処理部に、前記プロセッサバス
   を通じて前記主記憶部と当該演算処理部との間でデータ
   転送されるとき、データの誤り検出／訂正を行う回路を
   設けたことを特徴とするデータ処理装置。