JPS63257856A - シリアル通信方式 - Google Patents
シリアル通信方式Info
- Publication number
- JPS63257856A JPS63257856A JP62092497A JP9249787A JPS63257856A JP S63257856 A JPS63257856 A JP S63257856A JP 62092497 A JP62092497 A JP 62092497A JP 9249787 A JP9249787 A JP 9249787A JP S63257856 A JPS63257856 A JP S63257856A
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- JP
- Japan
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- input terminal
- transmission
- microprocessor
- level
- instruction
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- Pending
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- 238000004891 communication Methods 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 abstract description 36
- 238000010586 diagram Methods 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロ・プロセッサ（中央処理装置・ＣＰ
Ｕ）とその外部デバイスであるシリアル・データ通信用
のデバイスとによって構成されるシリアル通信方式に関
する。
Ｕ）とその外部デバイスであるシリアル・データ通信用
のデバイスとによって構成されるシリアル通信方式に関
する。
マイクロ・プロセッサとシリアル・データ通信用のデバ
イスとで構成されたシステムにおいて、このシステムか
ら第三の機器へ送信をする場合に、従来は、次のような
方策を講じている。
イスとで構成されたシステムにおいて、このシステムか
ら第三の機器へ送信をする場合に、従来は、次のような
方策を講じている。
すなわち、
第１の従来例は、第３図に表わすフローチャートで示さ
れるように、マイクロ・プロセッサのプログラムでシリ
アルφデータ通信用のデバイスのステータス・レジスタ
を読み出して（ステップ３１）、送信バッファが空か否
かを判断しくステップ３２）、空の場合は（Ｙｅｓ）マ
イクロ・プロセッサは送信データをシリアル・データ通
信用のデバイスの送信バッファに送信データを書き込み
（ステップ３３）、そしてデータを送信しくステップ３
４）、送信バッファが空でない場合は、（Ｎｏ）、バッ
ファが空になるまで送信を待つポーリング動作を行なう
。
れるように、マイクロ・プロセッサのプログラムでシリ
アルφデータ通信用のデバイスのステータス・レジスタ
を読み出して（ステップ３１）、送信バッファが空か否
かを判断しくステップ３２）、空の場合は（Ｙｅｓ）マ
イクロ・プロセッサは送信データをシリアル・データ通
信用のデバイスの送信バッファに送信データを書き込み
（ステップ３３）、そしてデータを送信しくステップ３
４）、送信バッファが空でない場合は、（Ｎｏ）、バッ
ファが空になるまで送信を待つポーリング動作を行なう
。
また、第２の従来例としての回路構成のブロック図を第
４図に表わし、その流れ図を第５図に示す。
４図に表わし、その流れ図を第５図に示す。
第４図において、１はマイクロ・プロセッサ、９はその
割り込み要求入力端子、２はシリアル通信用デバイス、
４はその送信バッファ空出力（ＴＸ ＲＤＹ出力）端子
、６は割込みコントローラで７はその割込入力端子であ
り８はその割込要求出力端子である。
割り込み要求入力端子、２はシリアル通信用デバイス、
４はその送信バッファ空出力（ＴＸ ＲＤＹ出力）端子
、６は割込みコントローラで７はその割込入力端子であ
り８はその割込要求出力端子である。
このように、シリアル・データ通信用のデバイス２の送
信バッファ空出力を割込みコントローラ６の割込み入力
端子７に接続して、シリアル通信用デバイス２の送信バ
ッファが空になるたびに、割込みコントローラ６を介し
て、マイクロ・プロセッサに割込みを発生させ、マイク
ロ・プロセッサの割込み処理プログラムの中で送信処理
を行っていた。
信バッファ空出力を割込みコントローラ６の割込み入力
端子７に接続して、シリアル通信用デバイス２の送信バ
ッファが空になるたびに、割込みコントローラ６を介し
て、マイクロ・プロセッサに割込みを発生させ、マイク
ロ・プロセッサの割込み処理プログラムの中で送信処理
を行っていた。
これは、第５図のように、送信割込み（ステップ５１）
が発生すると、送信割込み処理（ステップ５２）がなさ
れ、マイクロ・プロセッサ１のレジスタの記録は一時他
へ退避させられ（ステップ５３）、送信データをバッフ
ァへ書き込み（ステップ５４）、第三の機器へ送信がな
され、さきの退避させた記録を再びレジスタへ戻しくス
テップ５５）、この送信割込みは元に戻る （ Ｉｎｔｅｒｒｕｐｔ Ｒｅｔｕｒｎ ・ステップ５
６）ことになる。
が発生すると、送信割込み処理（ステップ５２）がなさ
れ、マイクロ・プロセッサ１のレジスタの記録は一時他
へ退避させられ（ステップ５３）、送信データをバッフ
ァへ書き込み（ステップ５４）、第三の機器へ送信がな
され、さきの退避させた記録を再びレジスタへ戻しくス
テップ５５）、この送信割込みは元に戻る （ Ｉｎｔｅｒｒｕｐｔ Ｒｅｔｕｒｎ ・ステップ５
６）ことになる。
さらに、第３の従来例として、特開昭５９−９９５３７
号公報がみられる。
号公報がみられる。
この第３の従来例は、多段の受信バッファを有する直列
入出力制御部をデータの受信時に割り込み動作モードで
動作させ、データの送信時にはダイレクトメモリアクセ
ス（ＤＭＡ）動作モードで動作させるデータ伝送方法で
ある。
入出力制御部をデータの受信時に割り込み動作モードで
動作させ、データの送信時にはダイレクトメモリアクセ
ス（ＤＭＡ）動作モードで動作させるデータ伝送方法で
ある。
しかるに、第１および第２の従来例においては、ポーリ
ング動作、割込み処理ともにマイクロ・プロセッサのプ
ログラムでの処理が必要であり、また割込み処理では、
送信のための処理の他に戻り番地のストアー、リストア
ー、割込み処理の中で使用するレジスタのＰＵＳＨ，Ｐ
ＯＰ等の処理が必要となり処理時間がそれだけよけいに
かかる欠点があった。
ング動作、割込み処理ともにマイクロ・プロセッサのプ
ログラムでの処理が必要であり、また割込み処理では、
送信のための処理の他に戻り番地のストアー、リストア
ー、割込み処理の中で使用するレジスタのＰＵＳＨ，Ｐ
ＯＰ等の処理が必要となり処理時間がそれだけよけいに
かかる欠点があった。
しかも、第３の従来例では、データの送信時にはダイレ
クトメモリアクセス動作モードで動作させることが必須
条件である。つまり、データの送信時にＤＭＡコントロ
ーラが必要であり、ハード的に余分な手段を講じなけれ
ばならないという不具合があった。
クトメモリアクセス動作モードで動作させることが必須
条件である。つまり、データの送信時にＤＭＡコントロ
ーラが必要であり、ハード的に余分な手段を講じなけれ
ばならないという不具合があった。
ここにおいて本発明は、これら従来例の難点を克服し、
シリアル・データ通信用のデバイスの送信バッファ空出
力（Ｔｘ ＲＤＹ出力）をマイクロ・プロセッサの外部
デバイス動作との同期をとるための入力端子に人力させ
ることによって、マイクロ・プロセッサのプログラムの
判断なしに、送信データを書込めるシリアル通信方式を
提供することを、その目的とする。
シリアル・データ通信用のデバイスの送信バッファ空出
力（Ｔｘ ＲＤＹ出力）をマイクロ・プロセッサの外部
デバイス動作との同期をとるための入力端子に人力させ
ることによって、マイクロ・プロセッサのプログラムの
判断なしに、送信データを書込めるシリアル通信方式を
提供することを、その目的とする。
本発明は、
マイクロ・プロセッサのプログラムと外部デバイス動作
との同期をとるための入力端子を持つマイクロ・プロセ
ッサと、シリアル拳データ通信用の周辺デバイスとによ
って構成されたシリアル通信システムにおいて、 シリアル・データ通信用のデバイスの送信データ・バッ
ファ空出力（Ｔｘ ＲＤＹ）を、反転回路を介して、 マイクロ・プロセッサの外部デバイス動作さの同期をと
るための入力端子（ＴＥＳＴまたは、ＰＯＬＬ）に入力
させる シリアル通信方式である。
との同期をとるための入力端子を持つマイクロ・プロセ
ッサと、シリアル拳データ通信用の周辺デバイスとによ
って構成されたシリアル通信システムにおいて、 シリアル・データ通信用のデバイスの送信データ・バッ
ファ空出力（Ｔｘ ＲＤＹ）を、反転回路を介して、 マイクロ・プロセッサの外部デバイス動作さの同期をと
るための入力端子（ＴＥＳＴまたは、ＰＯＬＬ）に入力
させる シリアル通信方式である。
したがって、本発明は、シリアル・データ送信のために
、ダイレクトメモリアクセス動作モードを行なうための
コントローラを設けなくてもよく、かつマイクロプロセ
ッサのプログラムでポーリング動作をしたり、割込み処
理のプログラムを作成する要がなくなる。
、ダイレクトメモリアクセス動作モードを行なうための
コントローラを設けなくてもよく、かつマイクロプロセ
ッサのプログラムでポーリング動作をしたり、割込み処
理のプログラムを作成する要がなくなる。
本発明の一実施例における回路構成を表わすブロック図
を第１図に示す。
を第１図に示す。
また、その動作を表わすフローチャートを第２図に示し
、（ａ）はインテル系の８０８６／８０８８であり（ｂ
）はＮＥＣ系の７０１１６／７０１０８ （Ｖ３０／Ｖ
２０）である。
、（ａ）はインテル系の８０８６／８０８８であり（ｂ
）はＮＥＣ系の７０１１６／７０１０８ （Ｖ３０／Ｖ
２０）である。
本発明を第１図、第２図から具体的に説明する。
すべての図面において、同一符号は同一もしくは相当部
分を表わす。
分を表わす。
第１図において、シリアル通信用デバイス２の送信バッ
ファ空出力端子４の出力を、反転回路３を通してマイク
ロ・プロセッサ１の外部デバイスと同期をとるための入
力端子５に接続する。
ファ空出力端子４の出力を、反転回路３を通してマイク
ロ・プロセッサ１の外部デバイスと同期をとるための入
力端子５に接続する。
しかして、この入力端子は、インテル系の８０８６／８
０８８ではＴＥＳＴ端子、ＮＥＣ系の７０１１６／７０
１０８ （Ｖ３０／Ｖ２０）ではＰＯＬＬ端子と呼ばれ
ているが、同じ機能のものである。
０８８ではＴＥＳＴ端子、ＮＥＣ系の７０１１６／７０
１０８ （Ｖ３０／Ｖ２０）ではＰＯＬＬ端子と呼ばれ
ているが、同じ機能のものである。
なお、シリアル通信用デバイス２の送信バッファ空出力
端子はハイ・アクティブ（ｈｉｇｈ ａｃｔｉｖｅ ）
であり、マイクロ・プロセッサ１の外部デバイスと同期
をとるための入力端子５はロウ・アクティブ（ｌｏｗ
ａｃｔｉｖｅ）であるから、反転回路３を介挿接続する
。
端子はハイ・アクティブ（ｈｉｇｈ ａｃｔｉｖｅ ）
であり、マイクロ・プロセッサ１の外部デバイスと同期
をとるための入力端子５はロウ・アクティブ（ｌｏｗ
ａｃｔｉｖｅ）であるから、反転回路３を介挿接続する
。
入力端子５は、マイクロ・プロセッサ１の命令（８０８
６／８０８８系ではＴＥＳＴ命令、Ｖ３０／Ｖ２０系で
はＰＯＬＬ命令）ニヨッテチェックされ、入力端子５が
ロウ・レベル（ｌｏｗｌｅｖｅｌ ）であれば次の命令
に実行が移り、ハイ・レベル（ｈｉｇｈ １ｅｖｅｌ）
であれば特定時間（たとえば５クロツク・サイクル）ご
とにマイクロ・プロセッサ１が入力端子５をチェックし
、入力端子５がロウ・レベルになるまで繰返す。
６／８０８８系ではＴＥＳＴ命令、Ｖ３０／Ｖ２０系で
はＰＯＬＬ命令）ニヨッテチェックされ、入力端子５が
ロウ・レベル（ｌｏｗｌｅｖｅｌ ）であれば次の命令
に実行が移り、ハイ・レベル（ｈｉｇｈ １ｅｖｅｌ）
であれば特定時間（たとえば５クロツク・サイクル）ご
とにマイクロ・プロセッサ１が入力端子５をチェックし
、入力端子５がロウ・レベルになるまで繰返す。
つぎに、第２図のマイクロ・プロセッサのプログラムで
は、送信データをシリアル通信用デバイス９の送信バッ
ファに書く前に入力端子５をチェックする命令（８０８
６／８０８８系ではＴＥＳＴ、Ｖ３０／Ｖ２０系ではＰ
ＯＬＬ）を挿入する（ステップ２１）。
は、送信データをシリアル通信用デバイス９の送信バッ
ファに書く前に入力端子５をチェックする命令（８０８
６／８０８８系ではＴＥＳＴ、Ｖ３０／Ｖ２０系ではＰ
ＯＬＬ）を挿入する（ステップ２１）。
この命令をマイクロ・プロセッサが実行すると（ステッ
プ２２ａあるいは２２ｂ）、入力端子５がロウ・レベル
、つまり送信バッファ出力端子１０がハイ・レベルであ
れば、次の命令である送信データを送信バッファにライ
ト子る命令を実行（ステップ２３）し、元に戻る（ ｒ
ｅｔｕｒｎ・ステップ２４）。
プ２２ａあるいは２２ｂ）、入力端子５がロウ・レベル
、つまり送信バッファ出力端子１０がハイ・レベルであ
れば、次の命令である送信データを送信バッファにライ
ト子る命令を実行（ステップ２３）し、元に戻る（ ｒ
ｅｔｕｒｎ・ステップ２４）。
送信バッファにデータが書き込まれると、送信バッファ
空出力端子４はロウ・レベルとなり、外部デバイスと同
期をとるための入力端子５はハイ・レベルとなる。
空出力端子４はロウ・レベルとなり、外部デバイスと同
期をとるための入力端子５はハイ・レベルとなる。
ここで、次のデータを送信バッファに書き込むため第２
図と同様の命令を実行すると、入力端子５がハイ・レベ
ルのためＴＥＳＴ命令（ＰＯＬＬ命令）を実行したとこ
ろで、マイクロ・プロセッサ１はアイドル状態でウェイ
トし、シリアル通信用デバイス２の送信バッファが空に
なって、送信バッファ空出力端子４がハイ・レベルにな
ってはじめて、マイクロ会プロセッサ８はウェイト状態
を抜は出し次の命令である送信データを送信バッファに
書き込む命令を実行する。
図と同様の命令を実行すると、入力端子５がハイ・レベ
ルのためＴＥＳＴ命令（ＰＯＬＬ命令）を実行したとこ
ろで、マイクロ・プロセッサ１はアイドル状態でウェイ
トし、シリアル通信用デバイス２の送信バッファが空に
なって、送信バッファ空出力端子４がハイ・レベルにな
ってはじめて、マイクロ会プロセッサ８はウェイト状態
を抜は出し次の命令である送信データを送信バッファに
書き込む命令を実行する。
かくして本発明によれば、マイクロ・プロセッサのプロ
グラムと外部デバイス動作との同期をとるための入力端
子と、シリアル通信用のデバイスの送信バッファ空出力
端子とを、反転回路を介して、つなぐことによって、シ
リアル・データ送信のためにマイクロ・プロセッサのプ
ログラムでポーリング動作をしたり、割込み処理のプロ
グラムを作成する必要がなくプログラムの処理ステップ
数が低減され、処理速度も上る効果がある。
グラムと外部デバイス動作との同期をとるための入力端
子と、シリアル通信用のデバイスの送信バッファ空出力
端子とを、反転回路を介して、つなぐことによって、シ
リアル・データ送信のためにマイクロ・プロセッサのプ
ログラムでポーリング動作をしたり、割込み処理のプロ
グラムを作成する必要がなくプログラムの処理ステップ
数が低減され、処理速度も上る効果がある。
第１図は本発明の一実施例のシステム構成図、第２図は
そのフロー・チャート、第３図ないし第５図は従来例の
説明図で、第３図はポーリング動作のシリアル送信方式
のフロー・チャート・第４図は割込み処理を使ったシリ
アル送信方式のシステム構成図・第５図はそのフロー・
チャートてある。 １・・・マイクロ・プロセッサ（ＣＰＵ中央処理装置）
、２・・・シリアル通信用デバイス、３・・・反転回路
、４・・・送信バッファ空出力端子、５・・・外部デバ
イスと同期をとるための入力端子、６・・・割込みコン
トローラ、７・・・割込み入力端子、８・・・割込み出
力端子、９・・・割込み要求入力端子。 出願人代理人 佐 藤 −雄 第１ 図 （α）（ｂ） 第２図 第３図 第４図 第５図
そのフロー・チャート、第３図ないし第５図は従来例の
説明図で、第３図はポーリング動作のシリアル送信方式
のフロー・チャート・第４図は割込み処理を使ったシリ
アル送信方式のシステム構成図・第５図はそのフロー・
チャートてある。 １・・・マイクロ・プロセッサ（ＣＰＵ中央処理装置）
、２・・・シリアル通信用デバイス、３・・・反転回路
、４・・・送信バッファ空出力端子、５・・・外部デバ
イスと同期をとるための入力端子、６・・・割込みコン
トローラ、７・・・割込み入力端子、８・・・割込み出
力端子、９・・・割込み要求入力端子。 出願人代理人 佐 藤 −雄 第１ 図 （α）（ｂ） 第２図 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １、マイクロ・プロセッサのプログラムと外部デバイス
動作との同期をとるための入力端子を持つマイクロ・プ
ロセッサと、シリアル・データ通信用の周辺デバイスと
によって構成されたシリアル通信システムにおいて、 シリアル・データ通信用のデバイスの送信データ・バッ
ファ空出力（ＴｘＲＤＹ）を、 反転回路を介して、 マイクロ・プロセッサの外部デバイス動作との同期をと
るための入力端子（＠ＴＥＳＴ＠または、＠ＰＯＬＬ＠
）に入力させる ことを特徴とするシリアル通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62092497A JPS63257856A (ja) | 1987-04-15 | 1987-04-15 | シリアル通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62092497A JPS63257856A (ja) | 1987-04-15 | 1987-04-15 | シリアル通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63257856A true JPS63257856A (ja) | 1988-10-25 |
Family
ID=14055938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62092497A Pending JPS63257856A (ja) | 1987-04-15 | 1987-04-15 | シリアル通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63257856A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015171610A (ja) * | 2015-07-07 | 2015-10-01 | 株式会社藤商事 | 遊技機 |
-
1987
- 1987-04-15 JP JP62092497A patent/JPS63257856A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015171610A (ja) * | 2015-07-07 | 2015-10-01 | 株式会社藤商事 | 遊技機 |
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