JPH01183760A - サブシステム間通信システムの初期化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 複数のサブシステム（中央処理装置）間の通信の媒体と
して、デュアルポートＲＡＭ　（ランダム・アクセス・
メモリ）を用いたシステムの初期化を行なう初期化方式
に関し、 ハードウェア規模の低減と中央処理装置の処理負荷の低
減とを目的とし、 サブシステム間の通信にデュアルポートＲＡＭを使用す
る通信システムの初期化方式において、該デュアルポー
トＲＡＭの第１の特定番地にオール″０”以外の第１の
コードを書込む第１の出込み手段と、該第１の店込み手
段による書込み動作後筬デュアルポートＲＡＭの該第１
の特定番地を読出す第１の読出し手段と、該第１の読出
し手段により読出された値がオール“０”のときにのみ
オール“０″以外の第２のコードを該デュアルポートＲ
ＡＭの第２の特定番地に書込む第２の書込み手段とを、
初期化動作を行なわない第１のサブシステムに設け、該
デュアルポートＲＡＭの初期化動作を実行する初期化実
行手段と、該初期化初作実行瞬該デュアルポートＲＡＭ
の該第２の特定番地を読出し、その値が前記第２のコー
ドに等しくなるまで間欠的に繰り返し読出し動作を行な
う第２の読出し手段とを初期化を担当する第２のサブシ
ステムに設けるように構成する。

〔産業上の利用分野〕

本発明はサブシステム間通信システムの初期化方式に係
り、特に複数のサブシステム（中央処理装置：ＣＰＵ）
を用いたシステムの初期化を行なう初期化方式に関する
。

１つの親ＣＰＵに多数の子ＣＰＵが接続されて１つの装
置を構築するような、複数のサブシステム（ＣＰＵ）で
構成された装置においては、サブシステム間の媒体とし
て頻繁にアクセスされる小ｇｓａ情報を転送するための
ハードレジスタ（フリップフロップで構成される）と、
サブシステム間でアクセスの手順を必要とするものの大
容量情報転送を実現できるファースト・イン・ファース
ト・アウト（ＦＩＦＯ）　、ＲＡＭ、二重化メモリ等と
を組み合わせていた。

このようなサブシステム間通信を行なう装置において、
電源投入時やシステムリセット時に、自すブシズテム内
のＲＡＭ、レジスタ等のクリア（初期化）を行ない、各
サブシステムがそれぞれ初期化終了を確認し合って次ス
テートへ立上っていくが、この相手ステート確認の方法
としてはハードレジスタを用いるのが一般的であった。

ハードレジスタの場合、その構成要素であるフリップ７
０ツブは一般にリセット端子を持っており、電源投入時
とシステムリセット時のそれぞれにおいてリセット端子
ヘリセラ１−信号を供給するように設計することにより
、電源投入時やシステムリセット時にはハードレジスタ
内部がクリアされるので、各サブシステムは自ＣＰＵが
起動してからいきなり本ハードレジスタを情報伝達の手
段として利用できた。

しかし、近年そのアクセス手順の制限の少なさ１、及び
大容量転送が可能なことにより上記のＦＩＦＯｌＲＡＭ
、二重化メモリを包含した用途に対応できるサブシステ
ム間通信の媒体として近年市場に出回り始めたデュアル
ポートＲＡＭを用いた装置においては、デュアルポート
ＲＡＭが全エリアを一度にクリアするリセット信号入力
端子を持っていないため、電源投入時やシステムリセッ
ト時にデュアルポートＲＡＭ内のデータ内容が不定とな
り、即座にこのデュアルポートＲＡＭを使って相手サブ
システムのステートを知るわけにはいかない。

従って、デュアルポートＲＡＭをサブシステム間通信の
媒体として使用したシステムにおいて１よ、電源投入時
やシステムリセット時の初期化の方法が重要となる。

〔従来の技術〕

第５図は従来方式の一例のブロック図を示す。

同図中、１は親ＣＰＵ、２１〜２ηは全部でｎ台の子Ｃ
ＰＵ、３は双方向のバス、４はｎ入力ＯＲ回路である。

子ＣＰＬＪ２＋　はＣＰＵ５＋　とデュアルポートＲＡ
　Ｍ　６　Ｉとからなる。同様に、他の子ＣＰＵ２２〜
２１も夫々ＣＰＵとデュアルポートとからなるが、！Ｉ
ｃＰＵＩはデュアルポートＲＡＭを有さない。デュアル
ポートＲＡＭは２つのＣＰｕインターフェースを持ち、
１つのメモリセルをζ１々のバスからアクセスできるＲ
ＡＭで、各サブシステム間のステート通知のために使用
することが、ハードウェア規模縮小の点から望ましい。

しかし、デュアルポートＲＡＭには内部データをオール
クリアするリセット端子がないため、どちらかのサブシ
ステムがデュアルポートＲＡＭを初期化した後でなけれ
ば、ステータスレジスタとして使用できない。

そこで、従来は電源投入時及びシステムリセット時は、
子ＣＰＵ２＋〜２１がその内部のデュアルポートＲＡＭ
にオール“０”のデータを書き込むことによりデュアル
ポートＲＡＭのクリアを行なった後、そのクリア終了の
通知をサブシステム間のＣＰＵ割込みラインを駆動して
ＯＲ回路４を通して１ｆｆｃＰＬＪ１に送出していた。

〔発明が解決しようとする問題点〕

しかし、近年増加している１つの親ＣＰＵ１に多数の子
ＣＰＵ２＋〜２ｎが接続された装置の場合、子ＣＰＵ２
＋〜２１の数ｎが増加するに従って定常運用状態でＣＰ
Ｕ間割込みを使用する形態が少なくなり、親ＣＰＵ１か
ら子ＣＰＵ２ｔ〜２１に対するポーリング方式が主流と
なるため、この場合にはデュアルポートＲＡＭのクリア
終了通知だけのために割込みラインを設けることとなり
、初期化専用に割込み用ハードウェアを持つというハー
ドウェア規模の増大をまねくという問題点があった。

また、割込み処理のため、ソフトウェアの割込み処理を
追加するというソフト開発工数が必要となると共に、１
１１１！投入時−斉に子ＣＰＬＩ２ｔ〜２ｎから親ｃＰ
ＵＩに割込みが上がることになり、親ｃｐｕ’＋の処理
が複雑で、負担が大きいという問題点もあった。

本発明は上記の点に鑑みてなされたもので、ハードウェ
ア規模の低減とＣＰＵの処理負荷の低減を可能にしたサ
ブシステム間通信システムの初ＩＩ化方式を提供するこ
とを目的とする。

〔発明が解決するための手段〕

第１図は本発明の原理構成図を六す。同図中、１０はデ
ュアルポートＲＡＭで、第１のサブシステム１４と第２
のサブシステム１７との間の通信に使用される。また、
１１は第１の書込み手段、１２は第１の読出し手段、１
３は第２の書込み手段で、これらは第１のサブシステム
１４内に設けられている。更に、１５は初期化実行手段
、１６は第２の読出し手段で、これらはデュアルポート
ＲＡＭ１０の初期化を担当する第２のサブシステム１７
に設けられている。なお、デュアルポートＲＡＭｌ０は
第１のサブシステム１４及び第２のサブシステム１７の
いずれか一方に設けられる。

第１の書込み手段１１はデュアルポートＲＡＭ１０の第
１の特定番地にオール“０”以外の第１のコードを書込
み、第１の読出し手段１２はその第１の特定番地を読出
す。第２の書込み手段１３はオール“０″以外の第２の
コードをデュアルポートＲＡＭ１０の第２の特定番地に
書込む。

初期化実行手段１５はデュアルポートＲＡＭ１０の初期
化動作を実行する。また第２の読出し手段１６は前記第
２の特定番地を読出し、前記第２のコードが読出される
まで間欠的に繰り返し読出し動作を行なう。

〔作用〕

第１の書込み手段１１によりデュアルポートＲＡＭｌ０
の第１の特定番地に第１のコードが書込まれた後に、初
期化実行手段１５によりデュアルポートＲＡＭ１０の初
期化が行なわれると、すべての番地にはオール“０″が
書込まれる。従って、第１の読出し手段１２により第１
の特定番地からオール“０″が読出されたときは上記の
初期化が終了していることとなり、第１のサブシステム
１４がそれを認識したことを示すために、第２の書込み
手段１３により第２のコードが第２の特定番地に書込ま
れる。

前記第２の読出し手段１６が上記第２の特定番地から上
記の第２のコードを読出すことにより、第２のサブシス
テム１７は第１のサブシステム１４が初期化動作終了を
認識したことを確認し、初期化終了となる。

従って、本発明によれば、第２のサブシステム１７から
第１のサブシステム１４ヘデユアルボートＲＡＭ１０の
初期化動作を終了し、た旨の通知を行なうことは不要と
なり、よってサブシステム間の割込み用ハードウェアは
不要となる。

（実施例） 第２図は本発明の一実施例のブロック図、第３図は本発
明の一実施例の動作説明用フローチャート、第４図は本
発明によるＲＡＭ内のデータ内容説明図を示す。第２図
中、２０は親ＣＰＵで前記第１のサブシステム１４に相
当し、２１１〜２１Ｔ＋は全部で０台の子ＣＰＵで、夫
々前記第２のサブシステム１７に相当する。子ＣＰＵ２
１＋はＣＰｕ２３１１デ１アルポートＲＡ　Ｍ　２４　
＋を有しており、同様に子ＣＰＬＩ２１２〜２１１もＣ
ＰＵとデュアルポートＲＡＭを夫々有している。２４１
等のデュアルポートＲＡＭは前記デュアルポートＲＡＭ
ｌ０に相当するが、これは親ＣＰＵ２０内に設けること
も可能である。親ＣＰＵ２０と子ＣＰＵ２１＋〜２１１
とはバス２２を介して双方向の通信が可能なように構成
されている。

次に本発明の一実施例の動作について第３図及び第４図
と共に説明する。本実施例で使用するステータスレジス
タのうち、１３ＪｃＰＵ２０から子ＣＰＬＪ２１＋〜２
１１に親ＣＰＵ２０の状態を通知するデュアルポートＲ
ＡＭ２４＋〜２４１　（ただし、２４２〜２４１は第２
図では図示せず）のアドレスエリアをＭＳＴＡＴと定義
し、デュアルポートＲＡＭ２４＋〜２４ｎの任意エリア
を使用する。また、子ＣＰＵ２１＋〜２１ｔ＋から親Ｃ
ＰＵ２０へ子ＣＰＬＪ２１＋〜２１１１の状態を通知す
るアドレスエリアを５ＳＴＡＴと定義し、デュアルポー
トＲＡＭ２４＋〜２４η内の最終アドレスエリアを割当
てる。

第４図（Ａ）は上記のアドレスエリアの割付けの例を示
しており、デュアルポートＲＡ　Ｍ　２４　＋〜２４　
ｎが２ＫＲＡＭで、そのアドレス“ｏ　ｏ　ｏ　”から
“７ＦＦ”のうち、最終アドレス“７ＦＦ”に５ＳＴＡ
Ｔが割り当てられ、”　７　Ｆ　Ｅ　”にＭＳＴＡＴが
割り当てられている。アドレスエリア５８ＴＡＴはデュ
アルポートＲＡ　Ｍ　２４１〜２４１１内のクリア終了
をチエツクするエリアとして使用するので、サブシステ
ム初期化がデュアルポートＲＡＭ２４＋〜２４１の各先
頭アドレスから開始されるなら、最終アドレスでなけれ
ばならない。

さて、システム電源投入時及びシステムリセット時には
、各サブシステム（親ＣＰＵ２０＋　、子ＣＰＵ２０＋
〜２０１）は初期化処理を開始するが、この時点ではデ
ュアルポートＲＡＭ２４＋〜２４１の内容は第４図（Ｂ
）に示す如くすべて不定である。初期化処理の開始によ
り、デュアルポートＲＡＭ２４＋〜２４１の初期化を担
当しないサブシステム（親ＣＰＵ２０＞は第３図（Ａ）
に、示すフローチャートに従った動作を開始し、一方、
初期化を担当するサブシステム（子ＣＰＵ２１＋〜２１
１）は第３図（Ｂ）に示すフローチャートに従った動作
を開始する。

すなわち、親ＣＰＬＪ２０は第３図（Ａ）のステップＳ
＋　に示す如く、まずデュアルポートＲＡＭ２４＋〜２
４１１内の５ＳＴＡＴに第４図（Ｃ）に示す如く、１６
進法での値“５５″（以下、１６進法での値は゛”を付
して示す）を第１のコードとしてセットしく書込み）、
５ＳＴＡＴのデータを確定させる。このステップＳ＋は
前記第１の書込み手段１１に相当する。

次に親ＣＰＬＪ２０は自サブシステム内の初期化を実行
した後（第３図（Ａ）中、ステップ８２）、５ＳＴＡ丁
の内容を読出す（同、ステップ８３）。

このステップＳ３は前記第１の読出し手段１２に相当す
る。

一方、子ＣＰＵ２１＋〜２１−は第３図（Ｂ）に示す如
く、自すブシステム内初期化動作を実行した後（ステッ
プＳａ）、その内部のデュアルポートＲＡ　Ｍ　２４１
〜２４ｍのすべてのアドレスに“００”を書込むことに
より初期化を実行する（ステップＳｚ）。前記初期化実
行手段１５に相当するこのステップＳ１２により、デュ
アルポートＲＡＭ２４＋〜２４ηの内容は第３図（Ｄ）
に示す如く、５ＳＴＡＴを含めすべてのアドレスに“０
０”が格納された状態となる。

［ＰＵ２０はこの５ＳＴＡＴを読出しく第３図（Ａ）中
、ステップＳ３）、その値が“００″であるか否か判定
しく同、ステップ８４　）、００”でないときは一定時
間おいてから（同、ステップＳ５）、再び８ＳＴＡＴを
読出す（同、ステップＳｓ）ことを、Ｓ　Ｓ　−Ｆ　Ａ
　Ｔから“００”が読出されるまで繰り返している。

しかして、上記のステップＳＬ２による初期化実行処理
により５ＳＴＡＴに°゛００”が書込まれると、規ＣＰ
ＬＩ２０はこれをステップＳ３で読出し、ステップＳ４
で“ＯＯ”と判定することによって、デュアルポートＲ
ＡＭ２４＋〜２４１Ａの夫々のＭＳＴＡＴに順番に“０
１″を第２のコードとしてセットしていく（第３図（Ａ
）中、ステップＳｓ　）。前記第２の書込み手段１３に
相当するこのステップＳ６による処理により、デュアル
ポートＲＡＭ２４＋〜２４ｎのデータ内容は第４図（Ｅ
）に示す如く、ＭＳＴＡＴのみが“０１”で、他のアド
レスは“００″となる。この第２のコード“０１”の書
込みにより、子ＣＰＬＪ２１ｓ〜２ｉｎに親ＣＰＵ２０
の初期化終了確認を伝えて親ＣＰＵ２０の初期化動作は
終了となる（第３図（Ａ）中、ステップＳ７）。

子ＣＰＵ２１＋〜２ｉｎは前記ステップＳｎの処理後、
前記第２の読出し手段１６による動作を行なう。すなわ
ち、デュアルポートＲＡＭ２４＋〜２４負内のＭＳＴＡ
Ｔの内容を読出しく第３図（Ｂ）中、ステップＳｏ）、
その値が上記の第２のコード“０１″か否か判定しく同
、ステップ８１４）、′０１”でないとぎは５ＳＴＡＴ
をクリアした後（同、ステップ５Ｉｓ）、一定時間経過
してから再びＭＳＴＡＴの読出しを行なう（同、ステッ
プＳ１６．８１３）。このようにして、子ＣＰＵ２１＋
〜２１ηは上記の第２のコード０１″がＭＳＴＡＴから
読出されるまで上記のステップＳＯ〜８１６の動作を繰
り返す。第２のコード″０１゛′がＭＳＴＡＴから読出
されて親ＣＰＵ２０の初期化終了認識を確認して初期化
動作の終了となる（第３図（Ａ）中、ステップ５Ｌ７）
。

ここで、親ＣＰＬＪ２０の処理速度は子ＣＰＬＩ２１＋
〜２１１１のそれと異なるため、ｌｌＣＰＵ２０が前記
ステップＳ１で５ＳＴＡＴに“５５″を書込む前に、子
ＣＰＬＪ２１＋〜２１ＴＩのステップＳ１２におけるデ
ュアルポートＲＡＭの初期化が終了してしまう可能性が
ある。この場合には初期化終了後に５ＳＴＡＴに“５５
″が書込まれてしまうからｌＣＰＵ２０が前記ステップ
Ｓ３でＳＳＴ＾■の読出しをしても“００°′は続出せ
ず、常に“５５”が読出されてしまうことになる。

しかし、本実施例では子ＣＰＵ２１ｔ〜２１１が前記ス
テップＳ１４でＭＳＴＡＴの読出しデータが０１”か否
かを判定し、“０１″でなければステップＳ　＋ｓで５
ＳＴＡＴをクリアするようにしているので、上記の場合
でも５ＳＴＡＴの“５５”はステップＳ５で“００″に
変更される。従って、本実施例ニヨれば、ｆｆ１ｃＰＵ
２０．！：子ＣＰ　Ｕ　２１゜〜２１１の各処理速度の
相違に左右されない初期化が実行できる。

なお、本発明は上記の実施例に限定されるものではなく
、例えばｔｌｃＰＵ２０はステップＳＩの直後に５ＳＴ
ＡＴを読出して値が“５５”となっているか否か判定す
る処理を付加してもよく、この場合はデュアルポートＲ
ＡＭを含む子ＣＰＵが実装されているか否かのチエツク
が可能となる。

（発明の効果〕 上述の如く、本発明によれば、サブシステム間の割込み
用ハードウェアは不要となるため、初期化専用の割込み
ラインを構築していた従来方式にくらべてハードウェア
の規模を低減できると共に、ＣＰＵの処理負荷やソフト
ウェア開発工数を低減することができ、サブシステムの
各々の処理速度にとられれないシステム立上げ方法が実
現でき、特に１つの親ＣＰＵに多数の子ＣＰＬＩが接続
され、かつ、ｇｉＣＰＵと子ＣＰＵが疎結合（親ＣＰＵ
の子ＣＰＵに対するポーリングで装置全体を制御し、サ
ブシステム間で双方向の割込みを持たない）されたシス
テムに適用して極めて有効である。更に本発明によれば
、第１のサブシステムがデュアルポートＲＡＭの第１の
特定番地に第１のコードを書込んだ後すぐ第１の特定番
地の読出しを行なって値が第１のコードであるか否かの
判定を行なうようにした場合は、デュアルポートＲＡＭ
を含む第２のサブシステムのパネルが実装されているが
否かのチエツクＢ可能であり、実装を認識の後所定の手
順を継続することにより、第１のサブシステムがａ！準
実装で、第２のサブシステムを後で追加する場合も初期
化が可能であり、パネルを容易に増設することができる
等の数々の特長を有するものである。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の一実施例を示すブロック図、第３図は
本発明の一実施例の動作説明用フローチャート、 第４図は本発明によるＲＡＭ内のデータ内容説明図、 第５図は従来方式の一例を示すブロック図である。 図において、 １０．２４＋はデュアルポートＲＡＭ　（ランダム・ア
クセス・メモリ）、 １１は第１の書込み手段、 １２は第１の読出し手段、 １３は第２の書込み手段、 １４は第１のサブシステム、 １５は初期化実行手段、 １６は第２の読出し手段、 １７は第２のサブシステム、 ２０は親ｃｐｕ　＜中央処理装置）、 ２１＋〜２１１＋は子ＣＰＵ　（中央処理装置）を示す
。 ｉｈ　ＩＩ　図 刺し目の二に姑枦ｉｔホＴブ’Ｏｙ７０嬉２（３） （Ａ）　　　　　　　　（Ｂ）　　　　　　　　（Ｃ）
（Ｈ鴛な） （Ｄ）　　　　　　　　　（Ｅ） 奎を州μＣうＲＡＭ内のテ゛＝？肉も４払ゴＰ４嬉４図

Claims (1)

1. 【特許請求の範囲】 サブシステム間の通信にデュアルポートＲＡＭ（１０）
   を使用する通信システムの初期化方式において、 該デュアルポートＲＡＭ（１０）の第１の特定番地にオ
   ール“０”以外の第１のコードを書込む第１の書込み手
   段（１１）と、 該第１の書込み手段（１１）による書込み動作後該デュ
   アルポートＲＡＭ（１０）の該第１の特定番地を読出す
   第１の読出し手段（１２）と、該第１の読出し手段（１
   ２）により読出された値がオール“０”のときにのみオ
   ール“０”以外の第２のコードを該デュアルポートＲＡ
   Ｍ（１０）の第２の特定番地に書込む第２の書込み手段
   （１３）とを、初期化動作を行なわない第１のサブシス
   テム（１４）に設け、 該デュアルポートＲＡＭ（１０）の初期化動作を実行す
   る初期化実行手段（１５）と、 該初期化動作実行後該デュアルポートＲＡＭ（１０）の
   該第２の特定番地を読出し、その値が前記第２のコード
   に等しくなるまで間欠的に繰り返し読出し動作を行なう
   第２の読出し手段（１６）とを初期化を担当する第２の
   サブシステム（１７）に設けたことを特徴とするサブシ
   ステム間通信システムの初期化方式。