CN114281726B - 用于soc芯片的系统架构及外设通信方法 - Google Patents

Abstract

本申请涉及集成电路数据传输技术领域，公开一种用于soc芯片的系统架构，包括：处理器，用于对外部存储器执行擦除指令或编程指令；外部存储器，通过AHB总线与处理器连接；片上RAM，通过AHB总线与处理器和外部存储器连接；IRB总线，连接片上RAM；IRB总线用于协调第一片上外设与片上RAM的通信顺序。这样，在处理器对外部存储器执行erase擦除指令或prog编程指令的情况下，虽然AHB总线被拉低，但是片上外设可以通过IRB总线与片上RAM进行通信，使得soc芯片能够及时响应片上外设，从而提高了soc芯片响应片上外设的速度。本申请还公开一种外设通信方法。

Description

用于soc芯片的系统架构及外设通信方法

技术领域

本申请涉及集成电路数据传输技术领域，例如涉及一种用于soc芯片的系统架构及外设通信方法。

背景技术

随着soc（System on Chip，系统级芯片）芯片的迭代发展，soc芯片的性能越来越受到用户的关注。通常在soc芯片中设置有典型的AMBA（Advanced Microcontroller BusArchitecture，高级微控制器总线架构）系统架构进行数据交互。如图1所示，典型的AMBA系统架构包括AHB（Advanced High Performance Bus，高级高性能总线）总线5、APB（AdvancedPeripheral Bus，外围总线）总线11、桥接器12、处理器1、片上RAM（Random Access Memory，随机存取存储器）3、第二DMA（Direct Memory Access，直接存储器访问）控制器9、外部存储器2、SPI（Serial Peripheral Interface，串行外设接口）通信接口13、UART（UniversalAsynchronous Receiver/Transmitter，通用异步收发传输器）接口14、TIMER（The timer，定时器）接口15和GPIO（General Purpose Input Output，通用输入/输出口）接口4；处理器1、片上RAM3、第二DMA控制器9和外部存储器2均与AHB总线5连接，SPI通信接口13、UART接口14、TIMER接口15和GPIO接口4均与APB总线11连接，APB总线11通过桥接器12与AHB总线5连接。相关技术中，在AMBA系统对外部存储器执行erase擦除指令或prog编程指令的情况下，AHB总线被拉低，使得SPI通信接口、UART接口、TIMER接口和GPIO接口等片上外设无法通过AHB总线与片上RAM进行通信，导致soc芯片响应片上外设的速度较慢。

发明内容

为了对披露的实施例的一些方面有基本的理解，下面给出了简单的概括。概括不是泛泛评述，也不是要确定关键／重要组成元素或描绘这些实施例的保护范围，而是作为后面的详细说明的序言。

本公开实施例提供了一种用于soc芯片的系统架构及外设通信方法，以提高soc芯片响应片上外设的速度。

在一些实施例中，所述用于soc芯片的系统架构，包括：处理器，用于对外部存储器执行擦除指令或编程指令；所述外部存储器，通过AHB总线与所述处理器连接；片上RAM，通过所述AHB总线与所述处理器和所述外部存储器连接；IRB总线，连接所述片上RAM；所述IRB总线用于协调第一片上外设与片上RAM的通信顺序。

在一些实施例中，所述外设通信方法，应用于IRB总线侧，包括：接收若干个第一片上外设分别发送的总线请求；分别确定各所述总线请求的优先级；根据各所述优先级从若干个第一片上外设中确定备选片上外设；协调所述备选片上外设与片上RAM进行通信。

本公开实施例提供的用于soc芯片的系统架构及外设通信方法，可以实现以下技术效果：通过处理器，用于对外部存储器执行擦除指令或编程指令；外部存储器，通过AHB总线与处理器连接；片上RAM，通过AHB总线与处理器和外部存储器连接；IRB总线，连接片上RAM；IRB总线用于协调第一片上外设与片上RAM的通信顺序。这样，在处理器对外部存储器执行erase擦除指令或prog编程指令的情况下，虽然AHB总线被拉低，但是片上外设可以通过IRB总线与片上RAM进行通信，使得soc芯片能够及时响应片上外设，从而提高了soc芯片响应片上外设的速度。

以上的总体描述和下文中的描述仅是示例性和解释性的，不用于限制本申请。

附图说明

一个或多个实施例通过与之对应的附图进行示例性说明，这些示例性说明和附图并不构成对实施例的限定，附图中具有相同参考数字标号的元件示为类似的元件，附图不构成比例限制，并且其中：

图1是本公开实施例提供的一个AMBA系统架构的示意图；

图2是本公开实施例提供的一个用于soc芯片的系统架构的示意图；

图3是本公开实施例提供的一个用于soc芯片的系统架构的外设通信方法的示意图；

图4是本公开实施例提供的第一个第一片上外设与片上RAM用IRB总线进行通信的信号交互关系图；

图5是本公开实施例提供的第二个第一片上外设与片上RAM用IRB总线进行通信的信号交互关系图；

图6是本公开实施例提供的第三个第一片上外设与片上RAM用IRB总线进行通信的信号交互关系图；

图7是本公开实施例提供的第四个第一片上外设与片上RAM用IRB总线进行通信的信号交互关系图；

图8是本公开实施例提供的第五个第一片上外设与片上RAM用IRB总线进行通信的信号交互关系图；

图9是本公开实施例提供的第六个第一片上外设与片上RAM用IRB总线进行通信的信号交互关系图；

图10是本公开实施例提供的第七个第一片上外设与片上RAM用IRB总线进行通信的信号交互关系图；

图11是本公开实施例提供的第八个第一片上外设与片上RAM用IRB总线进行通信的信号交互关系图。

附图标记：

1：处理器；2：外部存储器；3：片上RAM；4：GPIO接口；5：AHB总线；6：IRB总线；7：第一片上外设；8：第一DMA控制器；9：第二DMA控制器；10：第二片上外设；11：APB总线；12：桥接器；13：SPI通信接口；14：UART接口；15：TIMER接口。

具体实施方式

为了能够更加详尽地了解本公开实施例的特点与技术内容，下面结合附图对本公开实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本公开实施例。在以下的技术描述中，为方便解释起见，通过多个细节以提供对所披露实施例的充分理解。然而，在没有这些细节的情况下，一个或多个实施例仍然可以实施。在其它情况下，为简化附图，熟知的结构和装置可以简化展示。

本公开实施例的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本公开实施例的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。

除非另有说明，术语“多个”表示两个或两个以上。

本公开实施例中，字符“/”表示前后对象是一种“或”的关系。例如，A/B表示：A或B。

术语“和/或”是一种描述对象的关联关系，表示可以存在三种关系。例如，A和/或B，表示：A或B，或，A和B这三种关系。

结合图2所示，本公开实施例提供一种用于soc芯片的系统架构，包括：处理器1、外部存储器2、片上RAM3和IRB（instant response bus，即时响应）总线6；处理器1，用于对外部存储器2执行擦除指令或编程指令；外部存储器2，通过AHB总线5与处理器1连接；片上RAM3，通过AHB总线5与处理器1和外部存储器2连接；IRB总线6，连接片上RAM；IRB总线6用于协调第一片上外设与片上RAM的通信顺序。

采用本公开实施例提供的用于soc芯片的系统架构，通过处理器，用于对外部存储器执行擦除指令或编程指令；外部存储器，通过AHB总线与处理器连接；片上RAM，通过AHB总线与处理器和外部存储器连接；IRB总线，连接片上RAM；IRB总线用于协调第一片上外设与片上RAM的通信顺序。这样，在处理器对外部存储器执行erase擦除指令或prog编程指令的情况下，虽然AHB总线被拉低，但是片上外设可以通过IRB总线与片上RAM进行通信，使得soc芯片能够及时响应片上外设，从而提高了soc芯片响应片上外设的速度。

在一些实施例中，处理器为ARM（Advanced RISC Machines，处理器）处理器。

可选地，用于soc芯片的系统架构，还包括：若干个第一片上外设，连接IRB总线。这样，第一片上外设仍能够通过IRB总线与RAM进行通信，使得在AHB总线被占用的情况下，第一片上外设不会出现通信阻塞的问题。

可选地，用于soc芯片的系统架构，还包括：第一DMA控制器8，若干个第一片上外设7通过第一DMA控制器8连接IRB总线6。这样，第一片上外设的数据能够通过第一DMA控制器直接访问，使得第一片上外设与片上RAM进行通信的过程中，不需要处理器的参与，从而，降低了处理器的负载，释放处理器的资源，提高soc芯片的性能。同时，IRB总线对接第一DMA控制器，完全独立于AHB总线，使用简单的寄存器配置即能完成第一片上外设和片上RAM之间的数据交互，在处理器对外部存储器执行erase擦除指令或prog编程指令的情况下，虽然AHB总线被拉低，但是片上外设可以通过IRB总线与片上RAM进行通信，使得soc芯片能够及时响应片上外设，从而提高了soc芯片响应片上外设的速度。

可选地，用于soc芯片的系统架构，还包括：第二DMA控制器9，通过AHB总线5与处理器1、外部存储器2和片上RAM3连接。这样，增加了第二DMA控制器，提高了处理器的传输速率。

可选地，用于soc芯片的系统架构，还包括：若干个第二片上外设10，连接APB总线11；APB总线11通过桥接器12连接AHB总线5；若干个第二片上外设用于对片上RAM进行读写操作。

可选地，第二片上外设为SPI通信接口、UART接口、GPIO接口或TIMER接口。

可选地，第一片上外设为SPI通信接口、UART接口、GPIO接口或TIMER接口。

可选地，在第一片上外设存在多个的情况下，多个第一片上外设为不同的外设。

可选地，在第二片上外设存在多个的情况下，多个第二片上外设为不同的外设。

在一些实施例中，用于soc芯片的系统架构中存在3个第一片上外设和4个第二片上外设。其中，第一片上外设a为SPI通信接口、第一片上外设b为UART接口、第一片上外设c为GPIO接口。第二片上外设a为SPI通信接口、第二片上外设b为UART接口、第二片上外设c为TIMER接口，第二片上外设d为GPIO接口。

结合图3所示，本公开实施例提供一种用于soc芯片的系统架构的外设通信方法，应用于IRB总线侧，包括：

步骤S301，接收若干个第一片上外设分别发送的总线请求；

步骤S302，分别确定各总线请求的优先级；

步骤S303，根据各优先级从若干个第一片上外设中确定备选片上外设；

步骤S304，协调备选片上外设与片上RAM进行通信。

采用本公开实施例提供的用于soc芯片的系统架构的外设通信方法，通过接收若干个第一片上外设分别发送的总线请求；分别确定各总线请求的优先级；根据各优先级从若干个第一片上外设中确定备选片上外设；协调备选片上外设与片上RAM进行通信。这样，由IRB总线根据优先级协调各第一片上外设与片上RAM的通信，能够及时响应更紧急的第一片上外设的数据。同时，协调各第一片上外设与片上RAM的通信，使得该用于soc芯片的系统架构能够适用于多个第一片上外设与多个片上RAM的通信情形。

可选地，分别确定各总线请求的优先级，包括：利用预设的优先级数据库，对各总线请求分别进行查表操作，获得各总线请求对应的优先级；优先级数据库中存储有总线请求与优先级之间的对应关系。

可选地，根据各优先级从若干个第一片上外设中确定备选片上外设，包括：将优先级最高的总线请求对应的第一片上外设确定为备选片上外设。

可选地，优先级最高的总线请求通过以下方式获取：按照优先级从高到低对各总线请求依次进行排序；将排在最前的总线请求确定为优先级最高的总线请求。

在一些实施例中，在第一片上外设只存在一个的情况下，该第一片上外设对应的总线请求的优先级为最高优先级。

可选地，备选片上外设与片上RAM进行通信，包括：备选片上外设对片上RAM进行读写操作。

在一些实施例中，协调备选片上外设与片上RAM进行通信，即，IRB总线将总线允许信号发送给备选片上外设，备选片上外设在接收到总线允许信号的情况下，对片上RAM进行读写操作。

在一些实施例中，片上RAM无需插入等待周期，用于soc芯片的系统架构设置有第一片上外设a。在第二个时钟周期，第一片上外设a发出总线请求a，IRB总线接收到总线请求a，总线请求a的优先级最高，将第一片上外设a确定为备选片上外设。第一片上外设a获取总线允许信号a，发出A1地址占用总线，与片上RAM进行通信。在第一片上外设a的A1地址与片上RAM对应的通信完成的情况下，释放总线。在第六个时钟周期，第一片上外设a重新发出总线请求a，IRB总线接收到总线请求a，总线请求a的优先级最高，将第一片上外设a确定为备选片上外设。第一片上外设a获取总线允许信号a，发出A2地址占用总线，与片上RAM进行通信。在第一片上外设a的A2地址与片上RAM对应的通信完成的情况下，释放总线。第一片上外设与片上RAM用IRB总线进行通信的信号交互关系图，如图4所示。其中，Clock为时钟周期；ibus_req1为总线请求信号a；ibus_gnt1为总线允许信号a；ibus_size/wr/rd为总线数据宽度/总线写/总线读信号；ibus_addr为总线地址；ibus_wdata为总线写数据；ibus_rdata为总线读数据；ibus_rdy为片上RAM就绪信号；A1_control即第一片上外设a在发出A1地址的情况下获取总线写/总线读信号；A2_control即第一片上外设a在发出A2地址的情况下获取总线写/总线读信号。在第一片上外设a发出总线请求a的情况下，ibus_req1被拉高。在总线允许信号a为允许的情况下，ibus_gnt1被拉高，总线地址为第一片上外设a发出的地址，该地址获取总线写/总线读信号，进行总线写数据操作。在第二个时钟周期，第一片上外设a发出总线请求a,ibus_req1被拉高;总线允许信号a为允许，ibus_gnt1被拉高；总线地址为第一片上外设a发出的A1地址，获取对A1地址的总线写/总线读信号；第一片上外设a将A1地址、A1地址对应的数据和总线写数据操作发送给片上RAM，完成对片上RAM的总线写数据操作；第一片上外设a将A1地址和总线读数据操作发送给片上RAM，完成对片上RAM的总线读数据操作，等待片上RAM在下一时钟周期发送总线读数据操作对应的数据给第一片上外设a。在第三个时钟周期，片上RAM发送总线读数据操作对应的数据到第一片上外设a。

在一些实施例中，第一片上外设与片上RAM进行通信，即：第一片上外设对片上RAM进行读写操作。第一片上外设的地址与片上RAM对应的通信完成，即：第一片上外设将第一片上外设的地址、第一片上外设的地址对应的数据和总线写数据操作发送给片上RAM，并完成对片上RAM的总线写数据操作；同时，第一片上外设将第一片上外设的地址和总线读数据操作发送给片上RAM，完成对片上RAM的总线读数据操作，等待片上RAM在下一时钟周期发送总线读数据操作对应的数据给第一片上外设。

在一些实施例中，片上RAM无需插入等待周期，用于soc芯片的系统架构设置有第一片上外设a和第一片上外设b。在第一个时钟周期，第一片上外设a发出总线请求a，IRB总线接收到总线请求a，总线请求a的优先级最高，将第一片上外设a确定为备选片上外设。第一片上外设a获取总线允许信号a，发出A1地址占用总线，完成与片上RAM的通信并释放总线。在第二个时钟周期，第一片上外设b发出总线请求b，IRB总线接收到总线请求b，总线请求b的优先级最高，将第一片上外设b确定为备选片上外设。第一片上外设b获取总线允许信号b，发出B1地址占用总线，完成与片上RAM的通信并释放总线。第一片上外设与片上RAM用IRB总线进行通信的信号交互关系图，如图5所示。其中，ibus_req2为总线请求b；ibus_gnt2为总线允许信号b。

在一些实施例中，片上RAM无需插入等待周期，用于soc芯片的系统架构设置有第一片上外设a和第一片上外设b。在第二时钟周期，第一片上外设a的总线请求a与第一片上外设b的总线请求b同时发出，IRB总线接收到总线请求a和总线请求b,IRB总线判断总线请求a的优先级高，将第一片上外设a确定为备选片上外设。第一片上外设a获取总线允许信号a，发出A1地址占用总线，完成与片上RAM的通信并释放总线。第一片上外设b未获取到总线允许信号b，继续发出总线请求b。在第三时钟周期，第一片上外设a的A1地址与片上RAM对应的通信已完成，第一片上外设b的总线请求b的优先级最高，第一片上外设b获取总线允许信号b，发出B1地址占用总线,完成与片上RAM的通信并释放总线。第一片上外设与片上RAM用IRB总线进行通信的信号交互关系图，如图6所示。

在一些实施例中，片上RAM无需插入等待周期，用于soc芯片的系统架构设置有第一片上外设a和第一片上外设b。第一片上外设b发出总线请求b，IRB总线接收到总线请求b。总线请求b的优先级最高，将第一片上外设b确定为备选片上外设。第一片上外设b获取总线允许信号b，发出B1地址占用总线，与片上RAM进行通信。IRB总线接收到第一片上外设a的总线请求a,总线请求a的优先级高于总线请求b，将第一片上外设a确定为备选片上外设。在第一片上外设b的B1地址与片上RAM对应的通信完成的情况下，第一片上外设a获取总线允许信号a，发出A1地址占用总线，与片上RAM进行通信。此时，第一片上外设b仍需与片上RAM进行通信，第一片上外设b继续发送总线请求b，在第一片上外设a的A1地址与片上RAM对应的通信完成的情况下，第一片上外设b获取总线允许信号b。第一片上外设b发出B2地址占用总线，与片上RAM进行通信。在第一片上外设b的B2地址与片上RAM对应的通信完成的情况下，释放总线。第一片上外设与片上RAM用IRB总线进行通信的信号交互关系图，如图7所示。

在一些实施例中，片上RAM需插入等待周期，用于soc芯片的系统架构设置有第一片上外设a。第一片上外设a发出总线请求a，IRB总线接收到总线请求a，总线请求a的优先级最高，将第一片上外设a确定为备选片上外设。第一片上外设a获取总线允许信号a，发出A1地址占用总线，与片上RAM进行通信。在第一片上外设a的A1地址与片上RAM对应的通信已完成的情况下，片上RAM插入等待周期。在RAM插入等待周期的情况下，第一片上外设a的总线允许信号a被撤销。在片上RAM的等待周期结束后，片上RAM发送总线读数据操作对应的数据给第一片上外设a。第一片上外设与片上RAM用IRB总线进行通信的信号交互关系图，如图8所示。其中，在片上RAM处于等待周期的情况下，ibus_rdy被拉低。在ibus_rdy处于低电平的情况下，第一片上外设无法占用总线。default为片上RAM不能进行读写操作。

在一些实施例中，片上RAM需插入等待周期，用于soc芯片的系统架构设置有第一片上外设a和第一片上外设b。在第二个时钟周期，第一片上外设a发出总线请求a，IRB总线接收到总线请求a，总线请求a的优先级最高，将第一片上外设a确定为备选片上外设。第一片上外设a获取总线允许信号a，发出A1地址占用总线，与片上RAM进行通信。在第三个时钟周期，片上RAM插入等待周期，IRB总线收到第一片上外设b的总线请求b。总线请求b的优先级低于总线请求a的优先级。在片上RAM插入等待周期的情况下，第一片上外设a的总线允许信号a被撤销,但是，IRB总线也不会发送总线允许信号b给第一片上外设b。此时，没有第一片上外设与片上RAM进行通信，ibus_addr采用预设地址，ibus_wr=0，ibus_rd=0，ibus_wdata采用预设数据。在第四个时钟周期，片上RAM仍处于等待周期，第一片上外设b继续发送总线请求b。在第五个时钟周期，片上RAM的等待周期结束，第一片上外设b获取总线允许信号b，发出B1地址占用总线，与片上RAM进通信。第一片上外设与片上RAM用IRB总线进行通信的信号交互关系图，如图9所示。

在一些实施例中，片上RAM需插入等待周期，用于soc芯片的系统架构设置有第一片上外设a和第一片上外设b。如图9所示，在第二个时钟周期，第一片上外设a的总线请求a与第一片上外设b的总线请求b同时发出，IRB总线接收到总线请求a和总线请求b,IRB总线判断总线请求a的优先级高，将第一片上外设a确定为备选片上外设。第一片上外设a获取总线允许信号a，发出A1地址占用总线，与片上RAM进行通信。第一片上外设b未获取到总线允许信号b，继续发送总线请求b。在第三个时钟周期，片上RAM插入等待周期。在第四个时钟周期，片上RAM的等待周期结束，第一片上外设b获取总线允许信号b，发出B1地址占用总线，与片上RAM进行通信。第一片上外设与片上RAM用IRB总线进行通信的信号交互关系图，如图10所示。

在一些实施例中，片上RAM需插入等待周期。用于soc芯片的系统架构设置有第一片上外设a和第一片上外设b。在第二个时钟周期，第一片上外设b发出总线请求b，IRB总线接收到总线请求b。总线请求b的优先级最高，将第一片上外设b确定为备选片上外设。第一片上外设b获取总线允许信号b，发出B1地址占用总线，与片上RAM进行通信。在第三个时钟周期，片上RAM插入等待周期，IRB总线收到第一片上外设a的总线请求a，总线请求a的优先级高于总线请求b的优先级，但是，由于片上RAM处于等待周期，IRB总线不会发送总线允许信号a给第一片上外设a。在第四个时钟周期，片上RAM的等待周期结束，IRB总线发送总线允许信号a给第一片上外设a，第一片上外设a获取总线允许信号a，发出A1地址占用总线，与片上RAM进行通信。在第五个时钟周期，片上RAM插入等待周期，第一片上外设b未获取到总线允许信号b，继续发出总线请求b。在第六个时钟周期，片上RAM的等待周期结束，第一片上外设b获取总线允许信号b，发出B2地址占用总线，与片上RAM进行通信。第一片上外设与片上RAM用IRB总线进行通信的信号交互关系图，如图11所示。

在一些实施例中，第一片上外设与片上RAM用IRB总线进行通信的信号交互关系图，即，IRB总线的基本时序逻辑图。按照IRB总线的基本时序逻辑图协调第一片上外设与片上RAM的通信顺序的总线即为IRB总线。这样，IRB总线具有完整的仲裁逻辑，能够协调第一片上外设与片上RAM进行通信，且支持多主机多从机的交叉信息交互，其中，主机为第一片上外设，从机为片上RAM。

以上描述和附图充分地示出了本公开的实施例，以使本领域的技术人员能够实践它们。其他实施例可以包括结构的、逻辑的、电气的、过程的以及其他的改变。实施例仅代表可能的变化。除非明确要求，否则单独的部件和功能是可选的，并且操作的顺序可以变化。一些实施例的部分和特征可以被包括在或替换其他实施例的部分和特征。而且，本申请中使用的用词仅用于描述实施例并且不用于限制权利要求。如在实施例以及权利要求的描述中使用的，除非上下文清楚地表明，否则单数形式的“一个”（a）、“一个”（an）和“所述”（the）旨在同样包括复数形式。类似地，如在本申请中所使用的术语“和/或”是指包含一个或一个以上相关联的列出的任何以及所有可能的组合。另外，当用于本申请中时，术语“包括”（comprise）及其变型“包括”（comprises）和/或包括（comprising）等指陈述的特征、整体、步骤、操作、元素，和/或组件的存在，但不排除一个或一个以上其它特征、整体、步骤、操作、元素、组件和/或这些的分组的存在或添加。在没有更多限制的情况下，由语句“包括一个…”限定的要素，并不排除在包括所述要素的过程、方法或者设备中还存在另外的相同要素。本文中，每个实施例重点说明的可以是与其他实施例的不同之处，各个实施例之间相同相似部分可以互相参见。对于实施例公开的方法、产品等而言，如果其与实施例公开的方法部分相对应，那么相关之处可以参见方法部分的描述。

本领域技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，可以取决于技术方案的特定应用和设计约束条件。所述技术人员可以对每个特定的应用来使用不同方法以实现所描述的功能，但是这种实现不应认为超出本公开实施例的范围。所述技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

本文所披露的实施例中，所揭露的方法、产品（包括但不限于装置、设备等），可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，可以仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例。另外，在本公开实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

附图中的流程图和框图显示了根据本公开实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这可以依所涉及的功能而定。在附图中的流程图和框图所对应的描述中，不同的方框所对应的操作或步骤也可以以不同于描述中所披露的顺序发生，有时不同的操作或步骤之间不存在特定的顺序。例如，两个连续的操作或步骤实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这可以依所涉及的功能而定。框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

Claims (6)

1.一种用于soc芯片的系统架构，其特征在于，包括：

处理器，用于对外部存储器执行擦除指令或编程指令；

所述外部存储器，通过AHB总线与所述处理器连接；

片上RAM，通过所述AHB总线与所述处理器和所述外部存储器连接；

IRB即时响应总线，连接所述片上RAM；所述IRB总线用于协调第一片上外设与片上RAM的通信顺序；

若干个第一片上外设，连接所述IRB总线；

第一DMA控制器，若干个所述第一片上外设通过所述第一DMA控制器连接所述IRB总线；

第二DMA控制器，通过所述AHB总线与所述处理器、所述外部存储器和所述片上RAM连接；

若干个第二片上外设，连接APB总线；所述APB总线通过桥接器连接所述AHB总线；若干个所述第二片上外设用于对所述片上RAM进行读写操作。

2.根据权利要求1所述的系统架构，其特征在于，第二片上外设为SPI通信接口、UART接口、GPIO接口或TIMER接口。

3.根据权利要求1或2任一项所述的系统架构，其特征在于，第一片上外设为SPI通信接口、UART接口、GPIO接口或TIMER接口。

4.一种用于权利要求1至3任一项所述的用于soc芯片的系统架构的外设通信方法，其特征在于，应用于IRB总线侧，包括：

接收若干个第一片上外设分别发送的总线请求；

分别确定各所述总线请求的优先级；

根据各所述优先级从若干个第一片上外设中确定备选片上外设；

协调所述备选片上外设与片上RAM进行通信。

5.根据权利要求4所述的方法，其特征在于，根据各所述优先级从若干个第一片上外设中确定备选片上外设，包括：

将优先级最高的总线请求对应的第一片上外设确定为备选片上外设。

6.根据权利要求4所述的方法，其特征在于，备选片上外设与片上RAM进行通信，包括：

备选片上外设对片上RAM进行读写操作。

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