JP2002049572A

JP2002049572A - Ｐｃｉデバイス制御方式

Info

Publication number: JP2002049572A
Application number: JP2000233015A
Authority: JP
Inventors: Tadashi Kuno; 正久野
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2000-08-01
Filing date: 2000-08-01
Publication date: 2002-02-15

Abstract

(57)【要約】【課題】ＰＣＩインターフェースにおいて、メモリ（Ｉ
／Ｏ）ライトコマンドを発行することなくターゲットデ
バイスの制御を可能にするＰＣＩデバイス制御方式を提
供する。【解決手段】ＰＣＩブリッジ１１により変換されたロ
ーカルアドレス信号をアドレスデコーダ１２に入力する
と共に出力レジスタ１３にもその一部のビットを制御デ
ータとして利用する。これにより、ＰＣＩバス上ではリ
ード動作のみを行い、ターゲットの制御とデータの取り
込みを同時に実行することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＣＩ（Protocol
Control Information：プロトコル制御情報）デバイス
制御方式、特にＰＣＩデバイス制御方式におけるバスの
占有時間の改良に関する。

【０００２】

【従来の技術】斯かるＰＣＩデバイス制御方式の従来技
術は、例えば大川義邦著「ＰＣＩバスによるＩ／Ｏ制
御」（平成１１年３月２０日第１版第１刷発行）の第
２３頁の図２−１および第２７頁の図２−４に示される
如く、イニシエータからターゲットに情報を伝達する場
合はライト（書き込み）動作を行い、ターゲットの情報
をイニシエータに伝達する場合はリード（読み出し）動
作を行う。また、関連技術が、例えば特開平８−５０５
６８号公報の「コンピュータシステムおよびバスインタ
ーフェース装置を動作する方法」および特開平１１−１
４９４２５号公報の「計算機のローカルバスに接続可能
な外部装置のローカルバス制御機能検証装置」等に開示
されている。

【０００３】図６は、従来のＰＣＩターゲットデバイス
回路の１例を示すブロック図である。この回路は、ＰＣ
Ｉブリッジ１１、アドレスデコーダ１２、出力レジスタ
１３および入力レジスタ１４より構成される。ここで、
ＰＣＩブリッジ１１には、クロック信号ＣＬＫ、ＦＲＡ
ＭＥ＃、ＩＲＤＹ＃、ＴＲＤＹ＃、Ｃ／ＢＥおよびＡＤ
が入力される。一方、ＰＣＩブリッジ１１からは、ロー
カルアドレスおよびアドレスラッチ信号が、アドレスデ
ータ１２に入力され、ライト信号およびライトデータが
出力レジスタ１３に入力され、リード信号が入力レジス
タ１４に入力される。また、入力レジスタ１４からのリ
ードデータが、ＰＣＩブリッジ１１に入力される。アド
レスデコーダ１２の出力は、出力レジスタ１３および入
力レジスタ１４に入力される。

【０００４】ＰＣＩブリッジ１１は、ＰＣＩインターフ
ェースおよびローカルインターフェースの変換機能を有
する。そして、アドレスデコーダ１２は、ＰＣＩブリッ
ジ１１から出力されるローカルアドレス情報をデコード
して、出力レジスタ１３および入力レジスタ１４を選択
する。出力レジスタ１３は、選択状態におけるローカル
データを保持する。入力レジスタ１４は、選択状態のレ
ジスタのみがローカルデータに有効なデータを出力す
る。

【０００５】次に、図６の回路の動作を、図７のタイミ
ングチャートを参照して説明する。図７は、イニシエー
タがアービタ（調停器）からバス使用権を獲得した後、
メモリ（Ｉ／Ｏ）ライトを実行する。そして、再びアー
ビタからバス使用権を獲得した後、メモリ（Ｉ／Ｏ）リ
ードを行うまでの一連の動作を示すものである。

【０００６】図７（ａ）に示すクロック信号ＣＬＫ１の
タイミングで、イニシエータが図７（ｂ）に示すＲＥＱ
＃をアサートしてバスの使用権をアービタに要求する。
そして、ＣＬＫ２のタイミングでアービタが図７（ｃ）
に示すＧＮＴ＃で応答し、バスの使用を許可する。次
に、ＣＬＫ３で、図７（ｄ）に示すＦＲＡＭＥ＃をアサ
ートすると共に図７（ｇ）に示すＣ／ＢＥにメモリ（Ｉ
／Ｏ）ライトコマンドを出力する。そして、図７（ｈ）
に示すＡＤ（アドレス）には、データをライトするター
ゲットのアドレス情報を出力する。ＣＬＫ４では、イニ
シエータおよびターゲットがそれぞれ図７（ｅ）に示す
ＩＲＤＹ＃および図７（ｆ）に示すＴＲＤＹ＃をアサー
トすると共にイニシエータは、Ｃ／ＢＥにバイトイネー
ブル情報、ＡＤにデータを出力する。書き込むデータが
３２ビット以内である場合には、ＣＬＫ５でライト動作
を終了する。

【０００７】次に、ライトコマンドを受けたターゲット
内部の動作を、図６を参照して説明する。ＰＣＩバス上
のＦＲＡＭＥ＃信号（図７（ｄ）参照）がアクティブな
タイミングでＡＤ情報（図７（ｈ）参照）をアドレスと
して解釈し、予め割り当てられている自アドレスとの一
致を確認する。アドレスが一致したら、ＰＣＩブリッジ
１１で、そのアドレス情報をローカルアドレスに変換し
て出力する。また、次のタイミングで、ＰＣＩバスから
受け取ったデータをライトデータに対して出力し、制御
信号としてライト信号を出力する。ローカルアドレス信
号は、アドレスラッチ信号で保持され且つアドレスデコ
ーダによりデコードされ、ただ１つの出力レジスタを選
択しているので、特定の出力レジスタにデータを格納す
ることができる。

【０００８】次に、リード動作を開始するために、図７
（ａ）に示すＣＬＫ８で、イニシエータがＲＥＱ＃（図
７（ｂ）参照）をアサートし、ＣＬＫ９でアービタがＧ
ＮＴ＃（図７（ｃ）参照）で応答してバスの使用を許可
する。ＣＬＫ１０で、ＦＲＡＭＥ＃（図７（ｄ）参照）
をアサートすると共にＣ／ＢＥ（図７（ｇ）参照）にメ
モリ（Ｉ／Ｏ）リードコマンドを出力する。そして、図
７（ｈ）に示すＡＤには、データをリードするターゲッ
トのアドレス情報を出力する。ＣＬＫ１１では、イニシ
エータとターゲットが、それぞれＩＲＤＹ＃（図７
（ｅ）参照）とＴＲＤＹ＃（図７（ｆ）参照）をアサー
トする。そして、イニシエータは、図７（ｇ）に示すＣ
／ＢＥにバイトイネーブル情報を、ターゲットは図７
（ｈ）に示すＡＤにデータを出力する。読み出すデータ
が３２ビット以内の場合には、ＣＬＫ１２でリード動作
を終了する。

【０００９】ターゲット内部のリード動作を、図６に基
づき説明する。ＰＣＩバス上のＦＲＡＭＥ＃信号（図７
（ｄ）参照）がアクティブなタイミングで、ＡＤ情報を
アドレスとして解釈して、予め割り当てられている自ア
ドレスとの一致を確認する。アドレスが一致すると、Ｐ
ＣＩブリッジ１１で、そのアドレス情報をローカルアド
レスに変換して出力し且つ制御信号としてリード信号を
出力する。ローカルアドレス信号は、アドレスラッチ信
号で保持され且つアドレスデコーダ１２によりデコード
され、ただ１つの入力レジスタ１４を選択しているの
で、特定の入力レジスタ１４からのデータをＰＣＩバス
に応答することができる。上述した動作により、ＰＣＩ
イニシエータおよびターゲット間でデータの送受ができ
る。

【００１０】

【発明が解決しようとする課題】しかし、この技術では
イニシエータからターゲットに対して情報を転送しよう
とする場合には、必ずライト動作を行う必要がある。ラ
イト動作をするには、アービタからバス占有権を獲得し
てから、前述した一連の手続が要求されることになる。
その結果、データを転送する以外の余分な時間が多く生
じることになり、ＰＣＩバスの使用効率が悪いという問
題がある。特に、データをリードするための僅かな設定
を、リードする度に行わなければならないような使用状
態の場合にはそれが顕著である。

【００１１】

【発明の目的】従って、本発明の目的は、メモリ（Ｉ／
Ｏ）ライトコマンドを発行することなくターゲットデバ
イスの制御を可能にするＰＣＩデバイス制御方式を提供
することである。

【００１２】

【課題を解決するための手段】本発明によるＰＣＩデバ
イス制御方式は、ＰＣＩブリッジ、アドレスデコーダ、
出力レジスタおよび入力レジスタを含み、ＰＣＩブリッ
ジからアドレスデコーダにローカルアドレスを出力する
と共に入力レジスタにリード信号を出力し、入力レジス
タからのリードデータをＰＣＩブリッジに入力し、アド
レスカウンタの出力を入力レジスタおよび出力レジスタ
に入力するものであって、ＰＣＩブリッジからのローカ
ルアドレスの一部のビットを出力レジスタのデータとし
て使用する。

【００１３】本発明の好適実施形態によると、出力レジ
スタのデータとして使用するローカルアドレスの一部の
ビットを、このビットが有効なタイミングで保持する。

【００１４】また、データとして使用するローカルアド
レスを保持せずパルス信号として使用する場合に、適切
なタイミングで出力されるイネーブル信号発生手段を有
する。

【００１５】更に、本発明のＰＣＩデバイス制御方式
は、ＰＣＩブリッジ、アドレスデコーダおよび出力レジ
スタを含み、ＰＣＩブリッジのローカルアドレスをアド
レスデコーダに入力し、このアドレスデコーダの出力は
出力レジスタに入力されるものであって、アドレスカウ
ンタおよびメモリアレイを設け、ローカルアドレスの一
部のビットを出力レジスタのデータとして使用し、ロー
カルアドレスをアドレスカウンタからメモリアレイに入
力し、このメモリアレイから出力されるリードデータを
ＰＣＩブリッジに入力する。

【００１６】好適実施形態では、ＰＣＩブリッジ側から
のバーストアクセスに対応させるために、リード開始ア
ドレス指定時のみＰＣＩブリッジ側からの設定に従い、
バースト動作中はアドレスカウンタの連続アクセスが可
能である。

【００１７】

【発明の実施の形態】本発明の上述したおよび他の目
的、特徴および利点を明確にすべく、添付図を参照しな
がら、本発明の好適実施形態の構成および動作を、詳細
に説明する。尚、図６の従来技術と対応する構成要素に
は、便宜上、同様の参照符号を使用することとする。

【００１８】図１は、本発明によるＰＣＩデバイス制御
方式の第１実施形態の構成を示すブロック図である。こ
のＰＣＩデバイス制御方式は、ＰＣＩブリッジ１１、ア
ドレスデコーダ１２、出力レジスタ１３および入力レジ
スタ１４より構成される。ここで、ＰＣＩブリッジ１１
には、ＣＬＫ、ＦＲＡＭＥ＃、ＩＲＤＹ＃、ＴＲＤＹ
＃、Ｃ／ＢＥおよびＡＤが入力される。ＰＣＩブリッジ
１１から、ローカルアドレスおよびアドレスラッチ信号
がアドレスデコーダ１２に入力されるのみならずローカ
ルアドレスの一部のビットは、出力レジスタ１３にも入
力され、リード信号が入力レジスタ１４に入力される。
また、入力レジスタ１４からのリードデータがＰＣＩブ
リッジ１１に入力される。

【００１９】ＰＣＩブリッジ１１は、ＰＣＩインターフ
ェースおよびローカルインターフェースの変換機能を有
する。アドレスデコーダ１２は、ＰＣＩブリッジ１１か
ら出力されるローカルアドレス情報をデコードして、出
力レジスタ１３および入力レジスタ１４を選択する。出
力レジスタ１３は、選択状態におけるローカルデータを
保持する。入力レジスタ１４は、選択状態のレジスタの
みがローカルデータに有効なデータを出力する。

【００２０】次に、図１のＰＣＩデバイス制御方式の動
作を、図２のタイミングチャートを参照しながら説明す
る。図２は、イニシエータがアービタからバス使用権を
獲得した後、メモリ（Ｉ／Ｏ）リードを行う動作を示す
ものである。

【００２１】図２（ａ）に示すＣＬＫ１のタイミング
で、イニシエータが図２（ｂ）に示すＲＥＱ＃をアサー
トして、バスの使用権をアービタ（調停器）に要求す
る。そして、ＣＬＫ２のタイミングで、アービタが図２
（ｃ）に示すＧＮＴ＃で応答してバスの使用を許可す
る。ＣＬＫ３で、図２（ｄ）に示すＦＲＡＭＥ＃をアサ
ートすると共に図２（ｇ）に示すＣ／ＢＥにメモリ（Ｉ
／Ｏ）リードコマンドを出力し、図２（ｈ）に示すＡＤ
にはデータをリードするターゲットのアドレス情報を出
力する。ＣＬＫ４では、イニシエータおよびターゲット
が、それぞれ図２（ｅ）に示すＩＲＤＹ＃とＴＲＤＹ＃
をアサートすると共にイニシエータはＣ／ＢＥにバイト
イネーブル情報を、ターゲットはＡＤにデータを出力す
る。読み出すデータが３２ビット以内である場合には、
ＣＬＫ５でリード動作を終了する。

【００２２】次に、リードコマンドを受けたターゲット
内部の動作を図１により説明する。ＰＣＩバス上のＦＲ
ＡＭＥ＃信号（図２（ｄ）参照）がアクティブであるタ
イミングのＡＤ情報をアドレスとして解釈して、予め割
り当てられている自アドレスとの一致を確認する。アド
レスが一致すると、ＰＣＩブリッジ１１で、そのアドレ
ス情報をローカルアドレスに変換してアドレスデコーダ
１２に出力すると共にその一部のビットを出力レジスタ
１３のデータとして出力する。ローカルアドレス信号
は、アドレスデコーダ１２、出力レジスタ１３および入
力レジスタ１４においてアドレスラッチ信号で保持され
る。尚、出力レジスタ１３を保持するための信号として
ライト信号を別に設けてもよい。

【００２３】このように、ＰＣＩバス上でアドレス情報
として伝達された内容をライトデータとして出力レジス
タ１３に格納することができる。更に、選択されている
入力レジスタ１４の１つから出力されるデータを、リー
ドデータとして有効な値をＰＣＩブリッジ１１経由でＰ
ＣＩバスに応答することができる。

【００２４】次に、ＰＣＩ上のアドレスおよびターゲッ
トデバイスのメモリマップの関係を、図３を参照して説
明する。図３は、ＰＣＩ側アドレス、ローカル側アドレ
スおよびローカル側コマンドの関係を示す。今、アドレ
ス信号のうち２ビットを出力データとして使う場合に
は、ターゲット内で４種類のコマンドを生成することが
できる。アドレスの最下位から３ビット目および４ビッ
ト目をデータに割り当てると、図３に示す如く、上から
１行目のＰＣＩ側アドレスの「ＸＸＸＸ００００」は、
ローカル側リードアドレス「００００」番地の指定と４
ビット目と３ビット目が「００」であることが表す「コ
マンドＡ」を同時に表現する。次に、２行目のＰＣＩ側
アドレスの「ＸＸＸＸ０００１」は、ローカル側リード
アドレスの「０００１」番地と「コマンドＡ」を表現す
る。更に、５行目のＰＣＩ側アドレスの「ＸＸＸＸ００
０４」は、ローカル側リードアドレス「００００」番地
と４ビット目と３ビット目が「０１」であることが「コ
マンドＢ」を表現する。

【００２５】このように、ローカル側リードアドレスと
コマンドを同時に指定することができる。コマンドに割
り当てるビット数およびビットの位置は、そのシステム
に適合するように自由に決めてよいが、ＰＣＩの規定を
遵守する必要がある。

【００２６】上述した動作により、ＰＣＩイニシエータ
およびターゲット間でデータの送受をすることができ
る。図１のＰＣＩブリッジ１１は、当業者に周知であ
り、また本発明とは直接関係ないので、その詳細構成の
説明は省略する。

【００２７】次に、本発明によるＰＣＩデバイス制御方
式の他の実施形態を、図４および図５を参照して説明す
る。図４に示す本発明によるＰＣＩデバイス制御方式の
第２実施形態は、通常のライト動作も有効である。図４
のＰＣＩデバイス制御方式も、ＰＣＩブリッジ１１、ア
ドレスデコーダ１２、出力レジスタ１３および入力レジ
スタ１４より構成される。第２実施形態にあっても、ロ
ーカルアドレスは、上述した第１実施形態と同様に、ア
ドレスデコーダ１２に入力されると共にその一部のビッ
トは、出力レジスタ１３に入力される。ＰＣＩブリッジ
１１は、ＰＣＩインターフェースおよびローカルインタ
ーフェースの変換機能を有する。アドレスデコーダ１２
は、ＰＣＩブリッジ１１から出力されるローカルアドレ
ス情報をデコードして、出力レジスタ１３および入力レ
ジスタ１４を選択する。出力レジスタ１３は、選択状態
におけるローカルデータを保持する。また、入力レジス
タ１４は、選択状態のレジスタのみがローカルデータに
有効なデータを出力する。

【００２８】次に、図４に示す第２実施形態の動作を説
明する。リードコマンドを受けたターゲットは、ＰＣＩ
バス上のＦＲＡＭＥ＃信号がアクティブなタイミングの
ＡＤ情報をアドレスとして解釈し、予め割り当てられて
いる自アドレスとの一致を確認する。アドレスが一致す
ると、ＰＣＩブリッジ１１で、そのアドレス情報をロー
カルアドレスに変換してアドレスデコーダ１２に出力す
ると共に、その一部を出力レジスタ１３のデータとして
出力する。ローカルアドレス信号は、アドレスデコーダ
１２、出力レジスタ１３および入力レジスタ１４におい
てアドレスラッチ信号で保持される。尚、出力レジスタ
１３を保持するための信号としてライト信号を別に設け
てもよい。

【００２９】このように、ＰＣＩバス上でアドレス情報
として伝達された内容を、ライトデータとして出力レジ
スタ１３に格納することができる。更に、選択されてい
る入力レジスタ１４の１つから出力されるデータを、リ
ードデータとして有効な値を、ＰＣＩブリッジ１１を経
由してＰＣＩバスに応答することができる。

【００３０】この第２実施形態では、図１に示す第１実
施形態にライトコマンドを受け付ける機能を追加してい
るので、その動作について説明する。ライトコマンドを
受けたターゲットでは、ＰＣＩバス上のＦＲＡＭＥ＃信
号がアクティブなタイミングのＡＤ情報をアドレスとし
て解釈して、予め割り当てられている自アドレスとの一
致を確認する。アドレスが一致すると、ＰＣＩブリッジ
１１で、そのアドレス情報をローカルアドレスに変換し
てアドレスデコーダ１２に出力する。アドレスデコーダ
１２で右側の出力レジスタ１３が選択され、次のタイミ
ングでライトデータがＰＣＩブリッジ１１から出力レジ
スタ１３のデータとして供給され、ライト信号により出
力レジスタ１３にライトデータを保持する。

【００３１】以上のような構成により、従来通りのライ
ト動作およびリード動作に対応できることに加えて、リ
ード動作の度に設定しなければならないような煩わしい
動作は、アドレス情報の一部に制御データを割り当てる
方式により効率的にデータのやりとりをすることができ
る。この構成により、ＰＣＩバスでのバーストリード転
送に対応できない問題が発生するが、その問題を解消す
るための構成を、第３実施形態を図５に示す。

【００３２】次に、図５に示す本発明によるＰＣＩデバ
イス制御方式の第３実施形態は、ＰＣＩブリッジ１１、
アドレスデコーダ１２、出力レジスタ１３、アドレスカ
ウンタ１５およびメモリアレイ１６より構成される。Ｐ
ＣＩブリッジ１１には、ＣＬＫ、ＦＲＡＭＥ＃、ＩＲＤ
Ｙ＃、ＴＲＤＹ＃、Ｃ／ＢＥおよびＡＤが入力される。
また、ＰＣＩブリッジ１１からは、ローカルアドレスが
出力され、アドレスデコーダ１２、アドレスカウンタ１
５および出力レジスタ１３に入力される。アドレスラッ
チ信号が、アドレスデコーダ１２に入力される。また、
メモリアレイ１６からのリードデータは、ＰＣＩブリッ
ジ１１に入力される。

【００３３】この第３実施形態のＰＣＩブリッジ１１
は、ＰＣＩインターフェースおよびローカルインターフ
ェースの変換機能を有する。アドレスデコーダ１２は、
ＰＣＩブリッジ１１から出力されるローカルアドレス情
報をデコードし、出力レジスタ１３を選択する。アドレ
スカウンタ１５は、ＰＣＩブリッジ１１から供給される
ローカルアドレスをそのプリセットデータとして入力
し、カウントデータをメモリアレイ１６にアドレス信号
として供給する。出力レジスタ１３は、選択状態におけ
るローカルデータを保持する。そして、メモリアレイ１
６は、選択されているアドレスのメモリデータをリード
データに出力する。

【００３４】次に、図５に示す本発明によるＰＣＩデバ
イス制御方式の第３実施形態のバーストリード動作を説
明する。リードコマンドを受けたターゲットでは、ＰＣ
Ｉバス上のＦＲＡＭＥ＃信号がアクティブなタイミング
のＡＤ情報をアドレスとして解釈し、予め割り当てられ
ている自アドレスとの一致を確認する。アドレスが一致
すると、ＰＣＩブリッジ１１で、そのアドレス情報をロ
ーカルアドレスに変換してアドレスデコーダ１２に出力
すると共にその一部のビットを出力レジスタ１３のデー
タとして出力する。ローカルアドレス信号は、アドレス
デコーダ１２、アドレスカウンタ１５および出力レジス
タ１３において、アドレスラッチ信号で保持される。
尚、出力レジスタ１３を保持するための信号として、ラ
イト信号を別に設けてもよい。このように、ＰＣＩバス
上でアドレス情報として伝達された内容をライトデータ
として出力レジスタ１３に格納することができる。

【００３５】一方、制御データとして使用する以外のロ
ーカルアドレス情報は、アドレスカウンタ１５のプリセ
ットデータとして入力される。制御データとして割り当
てられている部分にはローレベルに固定し、ＰＣＩバス
側のアドレスビットとの重み付けは同じにしておく。リ
ード動作の１番目は、プリセットされたアドレスでメモ
リアレイ１６を選択する。次に、連続して次アドレスの
データをアクセスするために、アドレスカウンタ１５に
加えられているクロック信号によりアドレスがインクリ
メントされる。このような動作により、バーストリード
に対応することができる。尚、アドレスカウンタ１５の
アドレスインクリメントは、データのビットサイズ
（８、１６、３２ビット）により適合すべく構成される
ことは当業者に周知であるので、説明は省略する。

【００３６】ここで、ライトアドレスおよびリードアド
レスの関係を明確にするために、図３のメモリマップを
使用して説明する。今、制御情報としてコマンドＢを設
定し、「ＸＸＸＸ００００」番地から４ワード連続でデ
ータを読み込む場合に、イニシエータから「ＸＸＸＸ０
００４」番地をアドレスとしてターゲットに渡す。ター
ゲットでは、ビット４、３をコマンドＢとして受け取
り、「００００」をプリセットデータとしてアドレスカ
ウンタにセットする。データ幅が３２ビットの場合に
は、メモリアレイのアドレスは、「００００」、「００
０４」、「０００８」、「０００Ｃ」および「００１
０」番地のデータを、連続してイニシエータに返送する
ことができる。

【００３７】図５に示す第３実施形態では、ローカルア
ドレス信号をアドレスカウンタ１５のプリセットデータ
として入力し、アドレスカウンタ１５の出力データをメ
モリアレイ１６のアドレス入力として使用している。従
って、バーストリード時に、アドレス値を連続で扱うこ
とができ、バーストリード動作に対応することができ
る。

【００３８】以上、本発明によるＰＣＩデバイス制御方
式の好適実施形態の構成および動作を詳述した。しか
し、斯かる実施形態は、本発明の単なる例示に過ぎず、
何ら本発明を限定するものではない。本発明の要旨を逸
脱することなく、特定用途に応じて種々の変形変更が可
能であること、当業者には容易に理解できよう。

【００３９】

【発明の効果】以上の説明から理解される如く、本発明
のＰＣＩデバイス制御方式によれば、次の如き実用上の
顕著な効果が得られる。即ち、ＰＣＩリード動作を実行
するのみでＰＣＩイニシエータデバイスからターゲット
デバイスに情報を渡すことおよびターゲットからイニシ
エータに情報を渡すことを同時に行うことができる。そ
の理由は、ＰＣＩアドレスの一部をイニシエータからタ
ーゲットへのデータとして割り当てていることによる。

【図面の簡単な説明】

【図１】本発明によるＰＣＩデバイス制御方式の第１実
施形態の構成を示すブロック図である。

【図２】図１に示す本発明によるＰＣＩデバイス制御方
式の第１実施形態の動作を説明するタイミングチャート
である。

【図３】本発明によるＰＣＩデバイス制御方式における
メモリマップの説明図である。

【図４】本発明によるＰＣＩデバイス制御方式の第２実
施形態の構成を示すブロック図である。

【図５】本発明によるＰＣＩデバイス制御方式の第３実
施形態の構成を示すブロック図である。

【図６】従来のＰＣＩデバイス制御方式の構成を示すブ
ロック図である。

【図７】図６に示すＰＣＩデバイス制御方式の動作を説
明するタイミングチャートである。

【符号の説明】

１１ＰＣＩブリッジ１２アドレスデコーダ１３出力レジスタ１４入力レジスタ１５アドレスカウンタ１６メモリアレイ

Claims

【特許請求の範囲】

【請求項１】ＰＣＩブリッジ、アドレスデコーダ、出力
レジスタおよび入力レジスタを含み、前記ＰＣＩブリッ
ジから前記アドレスデコーダにローカルアドレスを出力
すると共に前記入力レジスタにリード信号を出力し、前
記入力レジスタからのリードデータを前記ＰＣＩブリッ
ジに入力し、前記アドレスデコーダの出力を前記入力レ
ジスタおよび前記出力レジスタに入力するよう構成され
たＰＣＩデバイス制御方式において、前記ＰＣＩブリッジからの前記ローカルアドレスの一部
のビットを前記出力レジスタのデータとして使用するこ
とを特徴とするＰＣＩデバイス制御方式。
【請求項２】前記出力レジスタのデータとして使用する
前記ローカルアドレスの一部のビットを、該ビットが有
効なタイミングで保持することを特徴とする請求項１に
記載のＰＣＩデバイス制御方式。
【請求項３】データとして使用する前記ローカルアドレ
スを保持せずにパルス信号として使用する場合に、適切
なタイミングで出力されるイネーブル信号生成手段を有
することを特徴とする請求項１に記載のＰＣＩデバイス
制御方式。
【請求項４】ＰＣＩブリッジ、アドレスデコーダおよび
出力レジスタを含み、前記ＰＣＩブリッジのローカルア
ドレスを前記アドレスデコーダに入力し、該アドレスデ
コーダの出力は前記出力レジスタに入力されるＰＣＩブ
リッジ制御方式において、アドレスカウンタおよびメモリアレイを設け、前記ロー
カルアドレスの一部のビットを出力レジスタのデータと
して使用し、前記ローカルアドレスを前記アドレスカウ
ンタから前記メモリアレイに入力し、該メモリアレイか
ら出力されるリードデータを前記ＰＣＩブリッジに入力
することを特徴とするＰＣＩデバイス制御方式。
【請求項５】前記ＰＣＩブリッジ側からのバーストアク
セスに対応させるために、リード開始アドレス指定時の
み前記ＰＣＩブリッジ側からの設定に従い、バースト動
作中は前記アドレスカウンタの連続アクセスが可能であ
ることを特徴とする請求項４に記載のＰＣＩデバイス制
御方式。