JPH0696006A

JPH0696006A - Ｄｍａコントローラ

Info

Publication number: JPH0696006A
Application number: JP24198492A
Authority: JP
Inventors: Shoichi Kitagami; 尚一北上
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-09-10
Filing date: 1992-09-10
Publication date: 1994-04-08

Abstract

(57)【要約】【目的】メモリにデータをDMA 転送する場合に、デー
タアセンブリ動作の途中のデータをメモリへ転送できる
ようにする。【構成】メモリ13へDMA 転送するデータのデータアセ
ンブリ動作を解除すべきデータを記憶するレジスタ16
と、該レジスタ16のデータとDMA 転送するデータとを比
較する比較部17とを備え、レジスタ16のデータとDMA 転
送するデータとが同一である場合は、データアセンブリ
動作を解除して、データアセンブリ動作途中のデータを
メモリ13へ転送できる構成にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータアセンブリ機能を
備えるDMA コントローラに関するものである。

【０００２】

【従来の技術】DMA （直接メモリアクセス）転送方式の
１つにデュアルアドレスモードがある。これは転送元デ
バイスのアドレスを出力して、転送元デバイスからDMA
コントローラ内に備えられたDMA 転送データ保持用の専
用レジスタ（以下テンポラリレジスタという）へデータ
を転送し、次に転送先デバイスのアドレスを出力してテ
ンポラリレジスタから転送先デバイスへデータを転送す
るものである。

【０００３】このようにデュアルアドレスモードを備え
たDMA コントローラは通常、データアセンブリ機能を備
えている。データアセンブリ機能は、例えばデータバス
幅32ビットをサポートするDMA コントローラが、８ビッ
トポートの入出力装置からデータ幅が32ビットのメモリ
にデータを転送する場合は、DMA 要求に応じて８ビット
データが32ビットのテンポラリレジスタに４バイト分、
即ち32ビット分転送された後に、一括して32ビット分の
データをメモリの所定記憶領域へ転送するものである。
この場合、データアセンブリ機能により、バスサイクル
は８サイクル（読出し、書込みともに４サイクルづつ）
から５サイクル（読出し４サイクル、書込み１サイク
ル）に減らされる。

【０００４】図１は従来のDMA コントローラを使用した
システムの一例を示すブロック図である。DMA コントロ
ーラ１のDMA 制御部２が出力するテンポラリレジスタ書
込み信号６はテンポラリレジスタ３へ、シフト信号７は
シフト部４へ、またバスインターフェース制御信号８は
バスインターフェース部５へ与えられる。テンポラリレ
ジスタ３は第１の８ビットデータバス群9-1,9-2,9-3,9-
4 を介してシフト部４と接続される。シフト部４は第２
の８ビットデータバス群10-1,10-2,10-3,10-4を介して
バスインターフェース部５と接続される。

【０００５】バスインターフェース５は、第３の８ビッ
トデータバス群14-1,14-2,14-3,14-4 を介してメモリ13
と接続される。８ビットの入出力装置（以下I/O 装置と
いう）11の８ビットデータを記憶するデータ記憶部12は
８ビットデータバス群14-1と接続され、I/O 装置11が出
力するDMA 要求信号DMARQ はDMA コントローラ１へ与え
られ、DMA コントローラ１が出力するDMA 要求許可信号
DMAACKはI/O 装置11へ与えられる。メモリ13においてM
1,M2 …M12 は、夫々１バイト分の記憶領域を示し数字
の増加方向がアドレス増加方向となっている。

【０００６】図２は、DMA 制御部２の制御動作のうち、
I/O 装置12からメモリ13へのDMA 転送の概略を示す状態
遷移図であり、Ｓ_Iはアイドル状態、Ｓ_Rは読出し状
態、Ｓ_Wは書込み状態を示している。図３はI/O 装置12
からメモリ13へのDMA 転送の一例を示すタイミングチャ
ートであり、図３(a) はDMA 要求信号DMARQ を、図３
(b) はDMA 許可信号DMAACKを、図３(c) はDMA バスサイ
クル信号DMACYCLEを示している。

【０００７】次にこのDMA コントローラ１の動作を図２
及び図３とともに説明する。DMA コントローラ１内のDM
A 制御部２はI/O 装置11からのDMA 要求信号DMARQによ
るDMA 要求がない場合はアイドル状態Ｓ_I (図２参照)
にある。I/O 装置11はメモリ13へ転送すべきデータが記
憶部12に入力されると、図３(a) に示すDMA要求信号DMA
RQ をDMA コントローラ１に与える。

【０００８】DMA コントローラ１はCPU 等のバスマスタ
からバス権の獲得を行った後、I/O装置11に対してDMA
許可信号DMAACKを与え、これによりI/O 装置11はDMA 要
求の受付を確認するとともにDMA 転送動作を開始し、I/
O 装置11が記憶部12から８ビットのデータを読出す（図
２参照）。このとき８ビットデータバス群14-1から入力
されたデータはバスインターフェース部５と８ビットデ
ータバス群10-1を通ってシフト部４へ入力される。この
データの転送先であるメモリ13の記憶領域がM1であるた
め、テンポラリレジスタ３の記憶領域Ａを読出すべきで
あり、シフト部４ではシフトを行わずに（シフト量０バ
イト）、８ビットデータバス群9-1 にそのまま出力す
る。

【０００９】そしてテンポラリレジスタ３は、このデー
タをテンポラリレジスタ書込み信号６により記憶領域Ａ
に書込む。この時点で、テンポラリレジスタ３は４バイ
ト中の１バイトだけを読出しており、即ちデータアセン
ブリ動作中のために、メモリ13への書込みを行わない。
続いて、連続してDMA 要求があれば読出し動作を行う
が、DMA 要求がない場合、つまりデータアセンブリ動作
中でDMA 要求信号DMARQなしのときには、テンポラリレ
ジスタ３の記憶領域Ａにデータを保持したままアイドル
状態に戻り（図２参照）８ビットデータバス群14-1,14-
2,14-3,14-4 も開放する。以後、DMA 要求に応じて前述
した動作を繰り返し、シフト部４にテンポラリレジスタ
３の記憶領域Ｂ（シフト量１バイト）、記憶領域Ｃ（シ
フト量２バイト）と読出されるが、４バイト目の記憶領
域Ｄ（シフト量３バイト）の読出しではテンポラリレジ
スタ３が４バイトが満たされるため、つまりデータアセ
ンブリ動作が完結するため、読出しに続いて連続してメ
モリ13への書込みを４バイト一括して行う（図２参
照）。以下この動作を繰り返す。

【００１０】これらの動作において特にDMA 要求が散発
的に発生した場合の様子は図３に示した通りであって、
ＲはI/O 装置11からの読出し、Ｗはメモリ13への書込み
動作を示し、（）内の数字は読出し順を示し夫々８ビ
ットの転送データを示している。

【００１１】

【発明が解決しようとする課題】前述したように従来の
DMA コントローラは、データアセンブリ動作によりバス
を効率的に使用できる反面、I/O 装置からのデータが即
座にメモリへ転送されない状態が生じる。例えば図３に
おいて、DMA 転送の１番目から６番目までの読出し動作
Ｒ（１，２，３，４，５，６）によるデータがCPU 等に
よる第１のデータ処理ブロックのもので、DMA 転送の７
番目から12番目までの読出し動作Ｒ（７，８，９，10,
11, 12) のデータがCPU 等からなる第２のデータ処理ブ
ロックのものであった場合に、第１のデータ処理ブロッ
クのデータ転送は、第２のデータ処理ブロックの７番目
及び８番目の読出し動作Ｒ（７，８）のデータが転送さ
れるまでデータ転送が完結しない。これは第１のデータ
処理ブロックと、第２のデータ処理ブロックとのデータ
転送間隔が長くなるにしたがって、第１のデータ処理ブ
ロック処理の応答性が低下する。そのため適用するシス
テムによっては致命的な性能低下になるという問題があ
る。

【００１２】本発明は斯かる問題に鑑み、データアセン
ブリ動作を行っても、適用するシステムの性能を低下さ
せることがないDMA コントローラを提供することを目的
とする。

【００１３】

【課題を解決するための手段】第１発明に係るDMA コン
トローラは、DMA 転送のデータと、データアセンブリ動
作を解除すべきデータを記憶するレジスタのデータとを
比較し、一致している場合はデータアセンブリ動作途中
のデータをメモリへ転送する構成にする。第２発明に係
るDMA コントローラは、外部からの制御により、データ
入力部にデータアセンブリ動作を解除すべきデータが与
えられたとき、データアセンブリ動作途中のデータをメ
モリへ転送する構成にする。

【００１４】

【作用】第１発明では、DMA 転送するデータと、レジス
タが記憶しているデータアセンブリ動作を解除すべきデ
ータとが一致すると、データアセンブリ動作途中のデー
タをメモリへ転送する。これにより、データアセンブリ
動作を完結しなくても必要なデータをメモリへ転送で
き、データ処理の高速化が図れる。

【００１５】第２発明では、外部からの制御信号により
データ入力部に、データアセンブリ動作を解除すべきデ
ータを与えると、データアセンブリ動作途中のデータを
メモリへ転送する。これにより、データアセンブリ動作
を完結しなくても必要なデータをメモリへ転送でき、デ
ータ処理の高速化が図れる。

【００１６】

【実施例】以下本発明をその実施例を示す図面により詳
述する。図４は本発明に係るDMA コントローラの第１実
施例を示すブロック図である。DMA コントローラ１は、
DMA 制御部２と、DMA 転送データ保持用の専用レジスタ
( 以下テンポラリレジスタという) ３と、シフト部４
と、バスインターフェース部５と、データアセンブリ動
作を解除すべきデータを記憶する８ビットレジスタ16
と、比較部17とを備えている。

【００１７】DMA 制御部２が出力するセレクト信号17-2
は比較部17内のセレクタ17-1に、テンポラリレジスタ書
込み信号６はテンポラリレジスタ３に、シフト信号７は
シフト部４に与えられ、またバスインターフェース制御
信号８はバスインターフェース部５に与えられる。テン
ポラリレジスタ３は、第１の８ビットデータバス群9-1,
9-2,9-3,9-4 を介してシフト部４と接続され、シフト部
４は第２の８ビットデータバス群10-1,10-2,10-3,10-4
を介してバスインターフェース部５と接続される。バス
インターフェース部５は、第３の８ビットデータバス群
14-1,14-2,14-3,14-4 を介してメモリ13と接続される。
テンポラリレジスタ３は第４の８ビットデータバス群15
-1,15-2,15-3,15-4 を介して比較部17のセレクタ17-1と
接続される。

【００１８】セレクタ17-1はテンポラリレジスタ３内の
比較すべき記憶領域をセレクト信号17-2によってセレク
トするようになっている。比較部17は、レジスタ16の８
ビットデータとテンポラリレジスタ３の８ビットデータ
とを比較し、比較結果たる出力信号18をDMA 制御部２へ
与えるようになっている。入出力装置（以下I/O 装置と
いう) 11内のデータの記憶部12は８ビットデータバス群
14-1と接続される。I/O 装置11が出力するDMA 要求信号
DMARQ はDMA コントローラ１に与えられ、DMAコントロ
ーラ１が出力するDMA 許可信号DMAACKはI/O 装置11に与
えられる。

【００１９】図５はDMA 制御部２の動作の内、I/O 装置
11からメモリ13へのDMA 転送の概略を示す状態遷移図で
あり、Ｓ_Iはアイドル状態を、Ｓ_Rは読出し状態を、Ｓ
_Wは書込み状態を夫々示している。

【００２０】図６はI/O 装置12からメモリ13へのDMA 転
送の一例を示すタイミングチャートであり、図６(a) は
DMA 要求信号DMARQ を、図６(b) はDMA 許可信号DMAACK
を、図６(c) はDMA バスサイクル信号DMACYCLEを示して
いる。

【００２１】次にこのように構成したDMA コントローラ
1 の動作を説明する。レジスタ16には、データアセンブ
リ動作を解除すべきデータ、例えばデータ処理ブロック
のデータの最後に全てが０のコードを予め記憶させてお
く。その後DMA コントローラ１を起動させる。DMA 制御
部２はI/O 装置11からのDMA 要求信号DMARQ によるDMA
要求がない場合は図５に示すようにアイドル状態Ｓ_Iに
ある。I/O 装置11はメモリ13へ転送すべきデータが記憶
部12に入力されると図６(a) に示すDMA 要求信号DMARQ
をDMA コントローラ１に与える。DMA コントローラ１は
CPU 等のバスマスタからバス権の獲得を行った後、I/O
装置11に対してDMA 許可信号DMAACKを与え、これにより
I/O 装置はDMA 要求の受付を確認するとともにDMA 転送
動作を開始し、I/O 装置11が記憶部12から８ビットのデ
ータを読出す（図５参照）。読出したデータは比較部17
により、セレクタ17-1とセレクト信号17-2とにより選択
したテンポラリレジスタ３内の比較対象記憶領域のデー
タと比較される。比較した結果同一データでない場合
は、データアセンブリ動作させるべく、読出したデータ
をテンポラリレジスタ３の所定記憶領域に書込むが、同
一データである場合は比較部17がDMA 制御部２に対し出
力信号18をアサートする。

【００２２】DMA 制御部２はこの出力信号18を受取る
と、データアセンブリ動作を解除して図５に示すように
メモリ書込み状態Ｓ_Wに遷移し、それまで読出したデー
タを即座に連続してメモリ13へ転送し書込む。このよう
な動作において６番目の転送データがレジスタ16のデー
タと同一である場合の様子は図６に示すタイミングチャ
ートのようになる。６番目のデータの読出し動作Ｒ
（６）を行った場合、テンポラリレジスタ３の記憶領域
Ａ，Ｂにのみデータがあり、データアセンブリ動作中で
はあるが、そのデータアセンブリ動作を解除して、５番
目及び６番目に読出したデータをメモリ13へ転送し、書
込み動作Ｗ（１，２，３，４）に続いて書込み動作Ｗ
（５，６）を行うことになる。

【００２３】図７は本発明に係るDMA コントローラの第
２実施例の構成を示すブロック図である。DMA 制御部２
が出力するセレクト信号22はセレクタ19に、書込み信号
23は一方の８ビットレジスタ20に与えられる。８ビット
レジスタ20はセレクタ19を介して８ビットデータバス群
10-1,10-2,10-3,10-4 と接続される。８ビットレジスタ
20及びデータアセンブリ動作を解除すべきデータを記憶
する８ビットレジスタ16のデータは比較部21へ与えら
れ、比較部21の出力信号18はDMA 制御部２へ与えられ
る。これらのセレクタ19、８ビットレジスタ20,16 及び
比較部21を除いた他の構成部分は、図４において８ビッ
トレジスタ16及び比較部17を除いた構成部分と同様とな
っており、同一構成部分には同符号を付している。

【００２４】次にこのDMA コントローラ１の動作を説明
する。I/O 装置11が８ビットデータバス群14-1と接続さ
れているから、DMA 制御部２はセレクタ19とセレクト信
号22とにより８ビットデータバス群10-1をセレクトし、
I/O 装置11からの８ビットデータを常に８ビットレジス
タ20へ入力する。それにより８ビットレジスタ20はテン
ポラリレジスタ３への書込み信号６に同期した書込み信
号23によって、セレクタ19からの８ビットデータを８ビ
ットレジスタ20に書込む。そしてこの書込んだDMA 転送
の８ビットデータと８ビットレジスタ16のデータアセン
ブリ動作を解除するデータとが同一であれば出力信号18
をアサートする。それによりDMA 制御部２はこの出力信
号18を受取ると、メモリ書込み要求ありとし、例えデー
タアセンブリ動作中であってもデータアセンブリ動作を
解除してメモリ書込み状態Ｓ_Wに遷移し、それまで読出
したデータアセンブリ動作途中のデータを即座に連続し
てメモリに転送して書込む。

【００２５】図８は本発明に係るDMA コントローラの第
３実施例の構成を示すブロック図である。DMA 制御部２
が出力するセレクト信号28はセレクタ24に、書込み信号
23は16ビットレジスタ25に与えられる。16ビットレジス
タ25は、セレクタ24を介して８ビットデータバス群10-
1,10-2,10-3,10-4 と接続される。８ビットレジスタ26
にはデータアセンブリ動作を解除すべきデータを記憶す
る。16ビットレジスタ25及び26のデータは比較部27へ入
力され、比較部27の出力信号18はDMA 制御部２へ与えら
れる。そして16ビットレジスタ25,26 を除いた他の構成
は、図７において８ビットレジスタ16,20 を除いたDMA
コントローラの他の構成と同様であり、同一構成部分に
は同符号を付している。

【００２６】このDMA コントローラの基本動作は図７に
示したDMA コントローラ１と同様である。データサイズ
が16ビットになると図４に示したDMA コントローラ１の
場合はセレクタ17-1の回路及びその制御が複雑になる
が、この第３実施例によればそのような構成を簡素化で
きる。

【００２７】図９は本発明に係るDMA コントローラの第
４実施例の構成を示すブロック図である。DMA 制御部２
には制御レジスタ29からの制御信号30が与えられる。そ
れ以外の構成は図４において、８ビットレジスタ16及び
比較部17を除去した他の構成と同様であり、同一構成部
分には同符号を付している。

【００２８】図10はDMA 制御部２の状態を示す状態遷移
図である。このDMA コントローラ１はDMA コントローラ
１がスレーブ状態のときに、プログラム（CPU ）によっ
て制御レジスタ29に例えば“１”が書込まれた時点で、
若しデータアセンブリ動作中であればメモリ13の書込み
状態Ｓ_Wに遷移し、テンポラリレジスタ３のデータをメ
モリ13へ転送し書込む。このような動作において６番目
の転送データの読出し動作Ｒ（６）後に、CPU によるス
レーブサイクルで図11(d) に示す如く制御レジスタ29に
例えば“１”を書込んだ場合は、データアセンブリ動作
を解除して、メモリ13へのデータ書込み動作Ｗ（５，
６）が図11(c) に示すタイミングで行われる。

【００２９】図12は本発明に係るDMA コントローラの第
５実施例の構成を示すブロック図である。DMA コントロ
ーラ１にはデータアセンブリ動作を解除すべき制御信号
を外部から与え得る制御信号入力端子31を設けている。
この制御信号入力端子31に入力された制御信号32はDMA
制御部２へ与えられる。それ以外の構成は、図４におい
て８ビットレジスタ16及び比較部17を除いた他の構成と
同様であり、同一構成部分には同符号を付している。こ
のDMA コントローラ１は、DMA コントローラ１がスレー
ブ状態のときの制御信号入力端子31のアサートは勿論で
あるが、データ読出し中のアサートも可能である。

【００３０】図13はDMA 制御部２の状態遷移図である。
図14はデータ読出し中の制御信号入力端子31のアサート
によるメモリ書込み時、図14はスレーブ状態時の制御信
号入力端子31のアサートによるメモリ書込み時の各タイ
ミングチャートであり、図14(c),図15(c) に示すよう
に、６番目のデータ読出し後に図14(d),図15(d) に示す
制御信号を制御信号入力端子へ与えると、データアセン
ブリ動作を解除して、５番目及び６番目に読出したデー
タをメモリ13へ転送して書込むことになる。

【００３１】図16は、本発明に係るDMA コントローラの
第６実施例の構成を示すブロック図である。DMA コント
ローラ１には制御信号入力端子31を設けており、制御信
号入力端子31に入力された制御信号32はDMA 制御部２に
与えられる。制御レジスタ29からの制御信号30はDMA 制
御部２に与えられる。それ以外の構成は図７に示したDM
A コントローラの構成と同様であり、同一構成部分には
同符号を付している。このDMA コントローラ１はDMA 転
送のデータと、データアセンブリ動作を解除すべきデー
タとの比較による制御、ソフトウェアによるスレーブ状
態における制御及びハードウェアによる外部からの制御
による全ての制御機能を備えており、その制御機能を適
宜選択して前述したと同様の制御を行わせることができ
る。またこの場合のDMA 制御部２の状態遷移図は図13に
示したものと同様である。

【００３２】なお、本実施例では32ビットバス構成のシ
ステムについて説明したが、これは例示にすぎないこと
は言うまでもない。またシステムはチップ内部、チップ
外部に限定されるものではない。

【００３３】

【発明の効果】以上詳述したように本発明に係るDMA コ
ントローラは、データアセンブリ動作を、必要な時点で
解除してデータアセンブリ動作途中のデータをメモリへ
転送できる。そのためDMA コントローラを適用するシス
テムへの応答性を低下させることがなく、当該システム
の性能を低下させる虞れがない等の優れた効果を奏す
る。

【図面の簡単な説明】

【図１】従来のDMA コントローラの構成を示すブロック
図である。

【図２】従来のDMA 制御部の状態遷移図である。

【図３】従来のDMA コントローラにおけるDMA 転送のタ
イミングチャートである。

【図４】本発明に係るDMA コントローラの第１実施例の
構成を示すブロック図である。

【図５】第１実施例におけるDMA 制御部の状態遷移図で
ある。

【図６】第１実施例におけるDMA 転送のタイミングチャ
ートである。

【図７】本発明に係るDMA コントローラの第２実施例の
構成を示すブロック図である。

【図８】本発明に係るDMA コントローラの第３実施例の
構成を示すブロック図である。

【図９】本発明に係るDMA コントローラの第４実施例の
構成を示すブロック図である。

【図１０】第４実施例におけるDMA 制御部の状態遷移図
である。

【図１１】第４実施例におけるDMA 転送のタイミングチ
ャートである。

【図１２】本発明に係るDMA コントローラの第５実施例
の構成を示すブロック図である。

【図１３】第５実施例におけるDMA 制御部の状態遷移図
である。

【図１４】第５実施例におけるDMA 転送のタイミングチ
ャートである。

【図１５】第５実施例におけるDMA 転送の他のタイミン
グチャートである。

【図１６】本発明に係るDMA コントローラの第６実施例
の構成を示すブロック図である。

【符号の説明】

１ DMA コントローラ２ DMA 制御部３ DMA 転送データ保持用の専用レジスタ（テンポラリ
レジスタ）４シフト部５バスインターフェース部 9-1 〜9-4 第１の８ビットデータバス群 10-1〜10-4 第２の８ビットデータバス群 11 入出力装置 (I/O 装置) 12 記憶部 13 メモリ 14-1〜14-4 第３の８ビットデータバス群 15-1〜15-4 第４の８ビットデータバス群 16 ８ビットレジスタ 17 比較部 17-1 セレクタ 19 セレクタ 21 比較部 24 セレクタ 25,26 16ビットレジスタ 27 比較部 29 制御レジスタ 31 制御信号入力端子

Claims

【特許請求の範囲】

【請求項１】 DMA 転送のデータをデータアセンブリ動
作によりメモリへ転送するようにしているDMA コントロ
ーラにおいて、前記データアセンブリ動作を解除すべき
データを記憶するレジスタと、該レジスタのデータ及び
DMA 転送のデータを比較する比較部とを備え、DMA 転送
のデータと、前記レジスタのデータとが一致している場
合にはデータアセンブリ動作を解除してデータアセンブ
リ動作途中のデータをメモリに転送すべく構成してある
ことを特徴とするDMA コントローラ。
【請求項２】 DMA 転送するデータを、データアセンブ
リ動作によりメモリへ転送するようにしているDMA コン
トローラにおいて、外部からの制御により、前記データ
アセンブリ動作を解除すべきデータが入力されるデータ
入力部を備え、前記データ入力部にデータが入力された
場合は、データアセンブリ動作を解除して、データアセ
ンブリ動作途中のデータをメモリへ転送すべく構成して
あることを特徴とするDMA コントローラ。
【請求項３】データ入力部が制御レジスタであること
を特徴とする請求項２に記載のDMA コントローラ。
【請求項４】データ入力部がデータ入力端子であるこ
とを特徴とする請求項２に記載のDMA コントローラ。
【請求項５】外部からの制御により、データアセンブ
動作を解除すべきデータが入力されるデータ入力部を備
えていることを特徴とする請求項１に記載のDMA コント
ローラ。