JPH06195298A - ダイレクト・メモリ・アクセス・コントローラ - Google Patents

Abstract

(57)【要約】 【目的】 ８ビットのメモリから１６ビットのＩ／Ｏに
データ転送を行うような場合でも高速で転送を行うこと
ができるダイレクト・メモリ・アクセス・コントローラ
を提供する。 【構成】 ダイレクト・メモリ・アクセス・コントロー
ラのアドレス演算機能制御部に、転送元加減算制御信号
１１４がオンのときは転送元アドレス指定信号３３２が
オンになるたびに出力値を反転させるデータフリップフ
ロップ１７２と転送先加減算制御信号１２４がオンのと
きは転送元アドレス指定信号３３３がオンになるたびに
出力値を反転させるデータフリップフロップ１９２とを
設けて加算制御指定信号３３６と減算制御指定信号３３
７とが交互に出力されるようにし、これにより、転送先
アドレスおよび転送元アドレスについて、前回出力した
アドレスに「１」を加算したアドレスの出力と前回出力
したアドレスから「１」を減算したアドレスの出力とが
繰り返されるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイレクト・メモリ・
アクセス・コントローラに関する。

【０００２】

【従来の技術】従来より、転送元と転送先とに対して交
互にアドレス信号および制御信号を出力してメモリ相互
間やメモリ・Ｉ／Ｏ間等の高速のデータ転送を行わせる
コントローラが知られており、ダイレクト・メモリ・ア
クセス・コントローラ（以下「ＤＭＡＣ」と記す）と称
されている。

【０００３】これは、ＣＰＵやＩ／Ｏ等の周辺デバイス
からのダイレクト・メモリ・アクセス動作（以下「ＤＭ
Ａ動作」と記す）の要求を受けて、転送元となるデバイ
スから読みだしたデータを一時保存して転送先となるデ
バイスへ書き込んだり、また、転送元から読みだしたデ
ータを直接転送先へ書き込んだりするものである。ここ
で、このＤＭＡＣがＤＭＡ動作中に転送元および転送先
に対して出力するアドレスは、予めプログラムされた設
定に基づいて、一回の転送動作毎に演算・更新される。

【０００４】図３は、従来のＤＭＡＣの一構成例を示す
ブロック図である。このようなＤＭＡＣにおいて、ＤＭ
Ａ要求制御部３１１は、ＤＭＡ要求信号３３１ａが入力
されると、タイミング制御部３１２に制御信号３３１ａ
を出力し、ＤＭＡ動作を開始させる。また、このＤＭＡ
動作が開始されると、外部に対してＤＭＡ動作信号３３
１ｂを出力する。

【０００５】次回転送元アドレスレジスタ３１３は、タ
イミング制御部３１２から入力される転送元アドレス指
定信号３３２がオンになるとアドレスラッチ３１５に転
送元アドレスを出力し、さらに演算結果ラッチ信号３３
４がオンになるとアドレス演算器３１６（後述）の出力
アドレスをラッチする。同様に、次回転送先アドレスレ
ジスタ３１４は、タイミング制御部３１２から入力され
る転送先アドレス指定信号３３３がオンになるとアドレ
スラッチ３１５に転送先アドレスを出力し、さらに演算
結果ラッチ信号３３４がオンになるとアドレス演算器３
１６の出力アドレスをラッチする。

【０００６】アドレスラッチ３１５は、次回転送元アド
レスレジスタ３１３または次回転送先アドレスレジスタ
３１４から入力したアドレスをアドレスラッチ信号３３
９にしたがってラッチし、アドレス出力許可信号３４０
にしたがってアドレスバス３０２から転送元または転送
先（図示せず）に送るとともにこのアドレスをアドレス
演算器３１６にも送る。

【０００７】アドレス演算器３１６は、アドレスラッチ
３１５から入力されたアドレスを、固定制御指定信号３
３５がオンのときはそのまま出力し（以下、この機能を
「アドレス固定機能」と記す）、加算制御指定信号３３
６がオンのときは「１」を加算して出力し（以下、この
機能を「アドレス加算機能」と記す）、減算制御指定信
号３３７がオンのときは「１」を減算して出力する（以
下、この機能を「アドレス減算機能」と記す）。

【０００８】アドレス演算機能制御部３１７は、ＤＭＡ
コマンドレジスタ３１８から入力したアドレス演算機能
選択信号３３８に基づき、転送元アドレス指定信号３３
２および転送先アドレス指定信号３３３のタイミングに
したがって、固定制御指定信号３３５、加算制御指定信
号３３６または減算制御指定信号３３７のいずれかをオ
ンにする。

【０００９】ＤＭＡコマンドレジスタ３１８は、データ
バス３０１を介してＣＰＵ（図示せず）等から入力され
たアドレス演算機能選択情報に基いてアドレス演算機能
選択信号３３８を生成し、出力する。

【００１０】カウントレジスタ３１９は、データバス３
０１を介してＣＰＵ等によって設定されたカウント値
を、カウンタ減算器３２０に送る。カウンタ減算器３２
０は、ＤＭＡ動作が一回行われるごとに、転送が行われ
たことを示す信号をタイミング制御部３１２から入力す
る。そして、この転送終了信号が一回入力されるたびに
カウンタ値を「１」ずつ減算し、カウンタ値が「０」に
なると転送動作の終了を指示する信号をタイミング制御
部３１２に対して送る。

【００１１】データラッチ３２１は、タイミング制御部
３１２から入力される制御信号にしたがい、次回転送元
アドレスレジスタ３１３へのアドレスの格納と同時にデ
ータバス３０１上の転送データをラッチし、このラッチ
した転送データを次回転送先アドレスレジスタ３１４へ
のアドレスの格納と同時にデータバス３０１上に出力す
る。

【００１２】外部信号制御部３２２は、転送元や転送先
等との間で制御信号のやり取りを行う。

【００１３】図４に、アドレス演算機能制御部３１７の
回路構成の一例を示す。同図において、デコーダ４０１
にアドレス演算機能選択信号３３８が入力されると、転
送元固定制御信号４１１、転送元加算制御信号４１２ま
たは転送元減算制御信号４１３のいずれかがオンにな
る。これにより、転送元アドレス指定信号３３２がオン
になると、ＡＮＤ回路４３１〜４３３のいずれかの出力
がハイになり、したがってＯＲ回路４５１〜４５３のい
ずれかの出力がハイになる。

【００１４】同様に、転送先固定制御信号４２１、転送
先加算制御信号４２２または転送先減算制御信号４２３
のいずれかもオンになるので、転送先アドレス指定信号
３３３がオンになった際に、ＡＮＤ回路４４１〜４４３
のいずれかの出力がハイになり、したがってＯＲ回路４
５１〜４５３のいずれかの出力がハイになる。

【００１５】このようにして、アドレス演算機能選択信
号３３８に基づき、転送元アドレス指定信号３３２およ
び転送先アドレス指定信号３３３のタイミングにしたが
って、固定制御指定信号３３５、加算制御指定信号３３
６または減算制御指定信号３３７のいずれかをオンにす
ることができる。

【００１６】このように、従来のＤＭＡＣを用いれば、
転送元および転送先のそれぞれに対して、アドレス固定
機能、アドレス加算機能またはアドレス減算機能のいず
れかを選択して、ＤＭＡ転送を行うことができる。

【００１７】

【発明が解決しようとする課題】しかしながら、従来の
ＤＭＡＣには、例えば８ビットのメモリから１６ビット
のＩ／ＯにＤＭＡ転送を行うような場合には、転送を２
回実行するたびに次回転送先アドレスレジスタ３１３お
よびカウントレジスタ３１９（図３参照）の再設定を行
わなければならないため、ＤＭＡ転送を高速で行うこと
ができなくなるという欠点があった。

【００１８】図５は、８ビットのメモリ５０３から１６
ビットのＩ／Ｏ５０４にＤＭＡ転送を行うシステムの一
構成例を示すブロック図である。また、図６は、このシ
ステムの動作を示すタイミングチャートであり、メモリ
５０３、Ｉ／Ｏ５０４ともにアドレス加算機能を用いて
いる。

【００１９】図５のシステムにおいては、最初に、ＣＰ
Ｕ５０２が、初期設定として、ＤＭＡＣ５０１の次回転
送元アドレスレジスタ３１３に最初の転送元アドレス
「Ｎ」を格納し、次回転送先アドレスレジスタ３１３に
最初の転送先アドレス「ｎ」を格納する。そして、ＤＭ
ＡＣ５０１は、メモリ５０３からＮ番地の８ビットデー
タを読み出すため、まず、転送元アドレス指定信号３３
２をオンにすること等によってメモリ５０３およびアド
レス演算器３１６（図３参照）に転送元アドレスを送
り、次に、演算結果ラッチ信号３３４をオンにすること
によって次回の転送元アドレスであるＮ＋１を次回転送
元アドレスレジスタ３１３に取り込む。

【００２０】続いて、ＤＭＡＣ５０１は、メモリ５０３
から読みだした８ビットデータを、Ｉ／Ｏ５０４の下位
８ビット（ｎ番地）に書き込むため、まず、転送先アド
レス指定信号３３３をオンにすること等によってメモリ
５０３およびアドレス演算器３１６に転送元アドレスを
送り、次に、演算結果ラッチ信号３３４を立ち上げるこ
とによって次回の転送元アドレスであるｎ＋１を次回転
送先アドレスレジスタ３１４に格納する。

【００２１】次の、メモリ５０３のＮ＋１番地からＩ／
Ｏ５０４のｎ＋１番地（上位８ビット）へのＤＭＡ転送
も、同様にして行われる。

【００２２】しかしながら、その次のＤＭＡ動作はメモ
リ５０３のＮ＋２番地からＩ／Ｏ５０４のｎ番地（下位
８ビット）へ行わなければならないにも拘らず、次回転
送先アドレスレジスタ３１４の格納アドレスはｎ＋２で
ある。

【００２３】このため、従来のＤＭＡＣでは、カウント
レジスタ３１９の設定値を常に「２」とし、ＤＭＡ動作
が２回行われるたびにＩ／Ｏ５０４の転送アドレスおよ
びカウントレジスタ３１９の設定値を再設定しなければ
ならなかった。したがって、ＤＭＡ動作を高速に行うこ
とができなかったのである。

【００２４】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、データ転送を常に高速で行う
ことができるダイレクト・メモリ・アクセス・コントロ
ーラを提供することを目的とする。

【００２５】

【課題を解決するための手段】本発明に係わるダイレク
ト・メモリ・アクセス・コントローラは、転送元アドレ
スと転送先アドレスとを出力して、転送元から転送先へ
のデータ転送を行わせるダイレクト・メモリ・アクセス
・コントローラであって、前記転送先アドレス或いは前
記転送元アドレスの少なくとも一方について、前回出力
したアドレスに所定数を加算したアドレスの出力と前回
出力したアドレスから前記所定数を減算したアドレスの
出力とを繰り返す機能を有するアドレス信号生成・出力
手段を備えたことを特徴とする

【００２６】

【作用】本発明によれば、ＤＭＡ動作を行うデバイスの
少なくとも一方が上述のＩ／Ｏのごときアドレス構成を
有する場合に、かかるＩ／Ｏ等に対して、前回出力した
アドレスに所定数を加算したアドレスの出力と前回出力
したアドレスから所定数を減算したアドレスの出力とを
繰り返すことにより、高速のＤＭＡ動作を行うことがで
きる。

【００２７】

【実施例】以下、本発明の一実施例について説明する。
本実施例に係わるＤＭＡＣの概略構成は、図３に示した
従来のＤＭＡＣと同様であるが、アドレス演算機能制御
部３１７の構成が異なる。

【００２８】図１は、本実施例に係わるＤＭＡＣにおけ
るアドレス演算機能制御部３１７の一構成例を示す論理
回路図である。

【００２９】ＤＭＡコマンドレジスタ（図３参照）から
デコーダ１０１にアドレス演算機能選択信号３３８が入
力されると、転送元固定制御信号１１１、転送元加算制
御信号１１２、転送元減算制御信号１１３または転送元
加減算制御信号１１４のいずれかが、オンになる。ま
た、同様に、転送先固定制御信号１２１、転送先加算制
御信号１２２、転送先減算制御信号１２３または転送先
加減算制御信号１２４のいずれかも、オンになる。な
お、本発明に係わる機能（この機能を「アドレス加減算
機能」と記す）を転送元アドレスについて使用する場合
には転送元加減算制御信号１１４がオンになり、また、
転送先アドレスについて使用する場合には転送先加減算
制御信号１２４がオンになる。

【００３０】転送元固定制御信号１１１は、ＡＮＤ回路
１３１の一方の入力端子に入力され、また、このＡＮＤ
回路１３１の他方の入力端子には転送元アドレス指定信
号３３２が入力される。したがって、転送元固定制御信
号１１１と転送元アドレス指定信号３３２とがともにオ
ン（ハイレベル）のときは、ＡＮＤ回路１３１の出力が
ハイレベルになる。このようにして、転送元アドレス指
定信号３３２がオンの期間中、信号固定制御指定信号３
３５（ＯＲ回路１５１の出力）がハイとなる。

【００３１】転送元加算制御信号１１２がオンになる
と、ＯＲ回路１６１の出力がオンになり、したがって、
ＡＮＤ回路１３２の一方の入力端子がオンになる。ま
た、このＡＮＤ回路１３２の他方の入力端子には転送元
アドレス指定信号３３２が入力される。これにより、転
送元アドレス指定信号３３２がオンの期間中、信号加算
制御指定信号３３６（ＯＲ回路１５２の出力）がハイと
なる。

【００３２】転送元減算制御信号１１３がオンになる
と、ＯＲ回路１６２の出力がオンになり、したがって、
ＡＮＤ回路１３３の一方の入力端子がオンになる。ま
た、このＡＮＤ回路１３３の他方の入力端子には転送元
アドレス指定信号３３２が入力される。これにより、転
送元アドレス指定信号３３２がオンの期間中、信号減算
制御指定信号３３７（ＯＲ回路１５３の出力）がハイレ
ベルとなる。

【００３３】転送元加減算制御信号１１４は、ＡＮＤ回
路１７１，１７５，１７６のそれぞれ一方の入力端子に
入力される。ＡＮＤ回路１７１の他方の入力端子には転
送元アドレス指定信号３３２が入力される。そして、転
送元アドレス指定信号３３２がローレベル（オフ）から
ハイレベル（オン）に変化したとき、この立ち上がりに
よって、データフリップフロップ１７２が入力信号をラ
ッチする。ここで、このデータフリップフロップ１７２
の出力と入力とはＮＯＴ回路１７３を介して接続されて
いるので、データフリップフロップ１７２の出力は、転
送元アドレス指定信号３３２がローレベルからハイレベ
ルに変化するたびに反転する。

【００３４】ＡＮＤ回路１７５の他方の入力端子には、
このデータフリップフロップ１７２の出力を上述のＮＯ
Ｔ回路１７３で反転させた信号が入力される。また、Ａ
ＮＤ回路１７６の他方の入力端子には、ＮＯＴ回路１７
３の出力信号をＮＯＴ回路１７４でさらに反転させた信
号（すなわち、データフリップフロップ１７２と同値の
信号）が入力される。

【００３５】したがって、転送元加減算制御信号１１４
がオン（ハイレベル）で転送元アドレス指定信号３３２
が立ち上がったとき、データフリップフロップ１７２の
出力信号がローレベルであれば、ＡＮＤ回路１７５がハ
イレベルとなるのでＯＲ回路１６１の出力およびＡＮＤ
回路１３２の出力が順次ハイレベルとなり、これによ
り、信号加算制御指定信号３３６（ＯＲ回路１５２の出
力）がハイレベル（オン）となる。なお、このとき、Ａ
ＮＤ回路１７６はローレベルとなるので、ＯＲ回路１６
２、ＡＮＤ回路１３３はローレベルとなり、これによっ
て、信号減算制御指定信号３３７（ＯＲ回路１５３の出
力）はローレベル（オフ）となる。

【００３６】一方、データフリップフロップ１７２の出
力信号がハイレベルのときは、ＡＮＤ回路１７６がハイ
レベルとなるのでＯＲ回路１６２の出力およびＡＮＤ回
路１３３の出力が順次ハイレベルとなり、これにより、
信号減算制御指定信号３３７がハイレベル（オン）とな
る。このとき、ＡＮＤ回路１７５はローレベルとなるの
で、ＯＲ回路１６１、ＡＮＤ回路１３２はローレベルと
なり、信号加算制御指定信号３３６もローレベル（オ
フ）となる。

【００３７】このようにして、転送元加減算制御信号１
１４がオンのときは、転送元アドレス指定信号３３２が
ローレベルからハイレベルに立ち上がるたびに、信号加
算制御指定信号３３６と信号減算制御指定信号３３７と
が交互にオンする。

【００３８】一方、転送先固定制御信号１２１がオンの
ときは、上述の転送元固定制御信号１１１の場合と同
様、ＡＮＤ回路１４１の他方の入力である転送先アドレ
ス指定信号３３３がオンの期間中、信号固定制御指定信
号３３５（ＯＲ回路１５１の出力）をオンにする。

【００３９】また、転送先加算制御信号１２２がオンの
ときは、上述の転送元加算制御信号１１２の場合と同
様、ＯＲ回路１８１の出力はオンとなるので、ＡＮＤ回
路１４２の他方の入力である転送先アドレス指定信号３
３３がオンの期間中、信号加算制御指定信号３３６（Ｏ
Ｒ回路１５２の出力）をオンにする。

【００４０】転送先減算制御信号１２３がオンのとき
は、上述の転送元減算制御信号１１３の場合と同様、Ｏ
Ｒ回路１８２の出力はオンとなるので、ＡＮＤ回路１４
３の他方の入力である転送先アドレス指定信号３３３が
オンの期間中、信号減算制御指定信号３３７（ＯＲ回路
１５３の出力）をオンにする。

【００４１】転送先加減算制御信号１２４がオンのとき
は、上述の転送元加減算制御信号１１４の場合と同様で
ある。すなわち、転送先アドレス指定信号３３３がロー
レベルからハイレベルに変化するたびに、この立ち上が
りによってデータフリップフロップ１９２の出力が反転
し、この出力がローレベルのときは、ＮＯＴ回路１９３
の出力がハイレベルとなるのでＡＮＤ回路１９５の出
力、ＯＲ回路１８１の出力およびＡＮＤ回路１４２の出
力が順次ハイレベルとなり、これにより、信号加算制御
指定信号３３６（ＯＲ回路１５２の出力）がハイレベル
となる。一方、データフリップフロップ１９２の出力が
ハイレベルのときは、ＮＯＴ回路１９３の出力がローレ
ベルとなるのでＮＯＴ回路１９４の出力はハイレベルと
なり、したがってＡＮＤ回路１９６の出力、ＯＲ回路１
８２の出力およびＡＮＤ回路１４３の出力が順次ハイレ
ベルとなり、これにより、信号減算制御指定信号３３７
がハイとなる。このようにして、転送先アドレス指定信
号３３３がローレベルからハイレベルに立ち上がるたび
に、信号加算制御指定信号３３６と信号減算制御指定信
号３３７とが交互にオンする。

【００４２】このようにして、本実施例のＤＭＡＣによ
れば、アドレス演算機能選択信号３３８に基づき、転送
元アドレス指定信号３３２および転送先アドレス指定信
号３３３のタイミングにしたがって、固定制御指定信号
３３５、加算制御指定信号３３６または減算制御指定信
号３３７のいずれかをオンにすることができる。

【００４３】次に、本実施例のＤＭＡＣのアドレス加減
算機能を用いたデータ転送の手順について説明する。な
お、ここでは、図５に示したようなシステムを使用する
場合を例にとって説明する。

【００４４】図２は、このようなデータ転送の手順を示
すタイミングチャートである。

【００４５】予め、ＣＰＵ５０２が、初期設定として、
ＤＭＡＣ５０１の次回転送元アドレスレジスタ３１３
（図３参照）に最初の転送元アドレス「Ｎ」を格納し、
次回転送先アドレスレジスタ３１４（図３参照）に最初
の転送先アドレス「ｎ」を格納する。また、ＤＭＡコマ
ンドレジスタ３１８（図３参照）には、メモリ５０３
（転送元）についてはアドレス加算機能を用い、Ｉ／Ｏ
５０４（転送先）についてはアドレス加減算機能を用い
ることを示すデータを格納する。これにより、アドレス
演算機能制御部３１７内の転送元加算制御信号１１２お
よび転送先加減算制御信号１２４（図１参照）がハイレ
ベルになる。さらに、データフリップフロップ１７２，
１９２（図１参照）がセットされ、両データフリップフ
ロップ１７２，１９２の出力はハイレベルとなる。

【００４６】そして、ＤＭＡＣ５０１のタイミング制御
部３１２（図３参照）は、メモリ５０３からＮ番地の８
ビットデータを読み出すため、まず、図２に示したよう
に、転送元アドレス指定信号３３２を立ち上げる（すな
わち、オンにする）とともに、アドレスラッチ信号３３
９およびアドレス出力許可信号３４０（ともに図３参
照）を順次オンにする（図２では示さず）。これによ
り、アドレスバス３０２（図５参照）を介してメモリ５
０３に転送元アドレスである「Ｎ」が送られるととも
に、ＤＭＡＣ５０１内のアドレス演算器３１６（図３参
照）にも転送元アドレスを送る。

【００４７】メモリ５０３は、この転送元アドレスを受
けて、当該アドレスのデータをデータバス３０１上に出
力する。

【００４８】また、このとき、転送元アドレス指定信号
３３２がオンになることにより、加算制御指定信号３３
６がオンになるので、アドレス演算器３１６は、入力し
た転送元アドレスに「１」を加算した値である「Ｎ＋
１」を出力する。そして、このアドレスは、演算結果ラ
ッチ信号３３４にしたがって、次回転送元アドレスレジ
スタ３１３に格納される。

【００４９】データラッチ３２１は、タイミング制御部
３１２から入力される制御信号にしたがい、次回転送元
アドレスレジスタ３１３へのアドレスの格納と同時にデ
ータバス３０１上の転送データをラッチする。

【００５０】続いて、ＤＭＡＣ５０１のタイミング制御
部３１２は、メモリ５０３から読み出した８ビットデー
タを、Ｉ／Ｏ５０４の下位８ビット（ｎ番地）に書き込
むため、まず、転送先アドレス指定信号３３３を立ち上
げるとともに、アドレスラッチ信号３３９およびアドレ
ス出力許可信号３４０を順次オンにする（図２では示さ
ず）。これにより、アドレスバス３０２を介してＩ／Ｏ
５０４に転送先アドレスである「ｎ」が送られるととも
に、アドレス演算器３１６にもこの転送先アドレスを送
る。

【００５１】また、このとき、転送先アドレス指定信号
３３３がオンになることにより、データフリップフロッ
プ１９２（図１参照）の出力が反転してローレベルとな
るので、上述のようにして、引き続き加算制御指定信号
３３６がオンになる。したがって、アドレス演算器３１
６は、入力した転送元アドレスに「１」を加算した値で
ある「ｎ＋１」を出力する。そして、このアドレスは、
演算結果ラッチ信号３３４にしたがって、次回転送先ア
ドレスレジスタ３１４に格納される。データラッチ３２
１は、タイミング制御部３１２から入力される制御信号
にしたがい、次回転送先アドレスレジスタ３１４へのア
ドレスの格納と同時にラッチデータをデータバス３０１
上に出力する。

【００５２】これにより、Ｉ／Ｏ５０４は入力した転送
データをｎ番地に格納し、１回目のＤＭＡ動作が終了す
る。

【００５３】続いて、２回目のＤＭＡ動作、すなわちメ
モリ５０３のＮ＋１番地からＩ／Ｏ５０４のｎ＋１番地
（上位８ビット）へのＤＭＡ転送が、開始される。

【００５４】メモリ５０３からのＮ＋１番地のデータの
読み出しは、上述のＮ番地のデータの読み出しと同様で
ある。すなわち、まず、転送元アドレス指定信号３３２
を立ち上げること等により、メモリ５０３およびアドレ
ス演算器３１６に転送元アドレス「Ｎ＋１」を送り、こ
れにより、メモリ５０３が当該アドレスのデータをデー
タバス３０１上に出力する。そして、この転送元アドレ
ス指定信号３３２の立ち上がりによって加算制御指定信
号３３６がオンになるのでアドレス演算器３１６は次回
の転送元アドレス「Ｎ＋２」を出力し、このアドレスが
演算結果ラッチ信号３３４にしたがって次回転送元アド
レスレジスタ３１３に格納される。さらに、このとき、
データラッチ３２１がデータバス３０１上の転送データ
をラッチする。

【００５５】そして、このラッチデータをＩ／Ｏ５０４
の上位８ビット（ｎ＋１番地）へ書き込むために、ま
ず、転送先アドレス指定信号３３３の立ち上げること等
により、Ｉ／Ｏ５０４およびアドレス演算器３１６に転
送先アドレス「ｎ＋１」が送られる。ここで、転送先ア
ドレス指定信号３３３がオンになると、データフリップ
フロップ１９２（図１参照）の出力が反転してハイレベ
ルとなる。したがって、加算制御指定信号３３６はオフ
になり、これに代わって減算制御指定信号３３７がオン
になる。これにより、アドレス演算器３１６は、入力し
た転送元アドレスから「１」を減算した値である「ｎ」
を出力する。そして、このアドレスは、演算結果ラッチ
信号３３４にしたがって、次回転送先アドレスレジスタ
３１４に格納される。データラッチ３２１は、これと同
時にラッチデータをデータバス３０１上に出力する。こ
れにより、Ｉ／Ｏ５０４は入力した転送データをｎ＋１
番地に格納し、２回目のＤＭＡ動作が終了する。

【００５６】このように、２回目のＤＭＡ転送が終了し
た時点で、次回転送先アドレスレジスタ３１４には
「ｎ」が格納されている。したがって、３回目のＤＭＡ
転送では、メモリ５０３のＮ＋２番地のデータがＩ／Ｏ
５０４のｎ番地（下位８ビット）へ転送される。

【００５７】このように、本実施例のＤＭＡＣでは、Ｃ
ＰＵ５０２で次回転送先アドレスレジスタ３１４やカウ
ントレジスタ３１９の再設定を行うことなく、前回出力
した転送先アドレスに「１」を加算した転送先アドレス
の出力と前回出力した転送先アドレスから「１」を減算
した転送先アドレスの出力とを繰り返すことができる。
したがって、本実施例のＤＭＡＣによれば、８ビットの
メモリ５０３から１６ビットのＩ／Ｏ５０４にデータ転
送を行う場合でも、高速の転送を行うことができる。

【００５８】なお、本発明は以上説明したような実施例
に限定されるものではなく、本発明の要旨を変更しない
範囲内で適宜変更して実施できることはもちろんであ
る。

【００５９】例えば、本実施例では８ビットのメモリ５
０３から１６ビットのＩ／Ｏ５０４にデータ転送を行う
場合を例に採って説明したが、これに限定されるもので
はなく、メモリのように読み出し或いは書き込みを行う
際にアドレスを順次変更するデバイスと、Ｉ／Ｏのよう
にアドレスの順次変更をしないデバイスとの間で転送を
行う場合であって、順次変更をしないデバイスの方がバ
イト数が多い場合には、常に本発明を適用することによ
る効果を得ることができる。

【００６０】また、アドレス演算機能制御部３１７の回
路構成は、図１に示したものに限定されるものではな
く、他の回路構成を採用することも可能である。

【００６１】

【発明の効果】以上詳細に説明したように、本発明によ
れば、データ転送を常に高速で行うことができるダイレ
クト・メモリ・アクセス・コントローラを提供すること
が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるダイレクト・メモリ
・アクセス・コントローラにおけるアドレス演算機能制
御部の一構成例を示す論理回路図である。

【図２】本発明の一実施例に係わるダイレクト・メモリ
・アクセス・コントローラを用いたデータ転送の手順を
示すタイミングチャートである。

【図３】ダイレクト・メモリ・アクセス・コントローラ
の一構成例を概略的に示すブロック図である。

【図４】従来のダイレクト・メモリ・アクセス・コント
ローラを用いたデータ転送の手順を示すタイミングチャ
ートである。

【図５】ダイレクト・メモリ・アクセス・コントローラ
を用いたシステムの一例を概略的に示すブロック図であ
る。

【図６】従来のダイレクト・メモリ・アクセス・コント
ローラを用いたデータ転送の手順を示すタイミングチャ
ートである。

【符号の説明】

１０１ デコーダ １１１ 転送元固定制御信号 １１２ 転送元加算制御信号 １１３ 転送元減算制御信号 １１４ 転送元加減算制御信号 １２１ 転送先固定制御信号 １２２ 転送先加算制御信号 １２３ 転送先減算制御信号 １２４ 転送先加減算制御信号 ３１１ ＤＭＡ要求制御部 ３１２ タイミング制御部 ３１３ 次回転送元アドレスレジスタ ３１４ 次回転送先アドレスレジスタ ３１５ アドレスラッチ ３１６ アドレス演算部 ３１７ アドレス演算機能制御部 ３１８ ＤＭＡコマンドレジスタ ３１９ カウントレジスタ ３２０ カウンタ減算器 ３２１ データラッチ ３２２ 外部信号制御部 ３３５ 固定制御指定信号 ３３６ 加算制御指定信号 ３３７ 減算制御指定信号 ３３８ アドレス演算機能選択信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】転送元アドレスと転送先アドレスとを出力
   して、転送元から転送先へのデータ転送を行わせるダイ
   レクト・メモリ・アクセス・コントローラであって、 前記転送先アドレス或いは前記転送元アドレスの少なく
   とも一方について、前回出力したアドレスに所定数を加
   算したアドレスの出力と前回出力したアドレスから前記
   所定数を減算したアドレスの出力とを繰り返す機能を有
   するアドレス信号生成・出力手段を備えたことを特徴と
   するダイレクト・メモリ・アクセス・コントローラ。
2. 【請求項２】前記アドレス信号生成・出力手段が、 次に出力する前記転送元アドレスを格納する転送元アド
   レス記憶部と、 次に出力する前記転送先アドレスを格納する転送先アド
   レス記憶部と、 前記転送元アドレス記憶部および前記転送先アドレス記
   憶部からそれぞれ入力されたアドレスを出力するアドレ
   ス出力部と、 入力された指定信号にしたがって、前記転送元アドレス
   記憶部或いは前記転送先アドレス記憶部から出力された
   アドレスに対して前記所定数を加算或いは減算する演算
   を行い、演算結果を前記転送元アドレス記憶部或いは前
   記転送先アドレス記憶部に格納するアドレス演算部と、 このアドレス演算部に対して、前記所定数を加算させる
   前記指定信号または前記所定数を減算させる前記指定信
   号を出力するアドレス演算機能制御部と、 を備えたことを特徴とする請求項１記載のダイレクト・
   メモリ・アクセス・コントローラ。