JPS63123118A - メモリアドレス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はメモリアドレス制御装置に関する。

〈従来の技術〉 従来、データ処理システムにおけるメモリアドレス制御
装置、例えばＤＭＡコントローラにおいてはＤＭＡサイ
クルにおいて周辺データ入出力装置と、メモリ間でデー
タ転送を行なう場合に転送されるデータをＤＭＡコント
ローラ内に取り込むことなく、転送先アドレスを連続的
に更新することにより、データ転送を行なっていた。

このような従来の技術としては例えば、ｒ３種類の転送
モードを備える６８０００用ＤＭＡコントローラＪ日経
エレクトロニクス１９８２年８月２日号１２９〜１５８
ページ、「日立製作所ＨＤ６８４５０　　ＤＭＡＣアプ
リケーションノート」日立製作所、昭和５９年２月（第
２版）、［ｌ’Ｍｉｃｒｏｓｙｓｔｅｍ　　Ｃｏｍｐｏ
ｎｅｎｔｓ　　Ｈａ、ｎｄｂｏｏｋ、　　Ｖｏｌ、ｕｍ
ｅ　　Ｈ２Ｉｎｔｅｌ、１９８５等に記載されている。

次に、−例としてディスクコントロールシステムに用い
られている従来のメモリアドレス制御装置について説明
する。かかるメモリアドレス制御装置はディスクの回転
待ちに要する時間を短縮するために、データの読み取り
時には、セクタの論理的な順番に係わりなく、トラック
上のデータをディスクの回転にしたがって物理的に最初
に読み取り可能なセクタから順次読み取っていた。すな
わち、第３図に示されているように、ディスクのトラッ
クには＃Ｏ，＃１６．＃１．．＃１７，８２゜”　”　
”　＊　＃３０＋　＃１５．＃３１ｔ　Ｇａｐｔ　＃Ｏ
ｔ＃１６．＃１の順序でセクタが形成されている場合に
は、ディスクコントロールシステムが「開始」の位置か
ら順次セクタのデータを読み取りを開始し、「終了」の
位置でデータの読み取りを終了すると、メモリには＃１
７．＃２．　　・・・、＃３０゜＃１５．＃３１．＃Ｏ
，＃１６．＃１の順序でセクタ内のデータが記憶される
ことになる。なお、第３図中、インデックスはディスク
のインデックスパルス信号を示しており、Ｇａｐはトラ
ック上のギャップ領域を示している。また、αは回転待
ち時間を示しており、記号＃の後に続く数字は論理的セ
クタの順番を示している。

〈発明の解決しようとする問題点〉 しかしながら、上記従来のメモリアドレス制御装置はト
ラック上の物理的なセクタの配列にしたがって論理的な
セクタの配列とは無関係にデータを読み取っていたので
、ディスクからデータをメモリ内に一旦読み込んだ後に
、論理的なセクタの配列にしたがってデータを並べ換え
る必要があり、その結果、データを読み出すのに要する
時間が長くなり、データの並び換えのためのホストシス
テムの負荷が大きくなるという問題点があった。

〈問題点を解決するための手段〉 本発明はデータの転送量をカウントする計数回路と、メ
モリアドレスを演算するアドレス演算回路と、所定の値
を保持する保持回路と、該保持回路に保持された所定の
値と上記計数回路の出力とを比較する比較回路と、該比
較回路の比較結果に基づき上記データのうちの所定のデ
ータを取り込むデータラッチ回路と、上記比較回路の比
較結果と上記データラッチ回路に取り込まれたデータの
内容とに基づき上記アドレス演算回路の出力を変換する
変換回路とを有することを特徴としている。

〈実施例〉 ′　以下本発明の実施例について図面を参照し詳細に説
明する。

第１図は本発明を用いた第１実施例のシステム構成を示
すブロック図である。第１図において、１は１６ビツト
カウントレジスタ、２はカウントレジスタ１の内容を１
減算するカウント減算器、３は２４ビツトアドレスレジ
スタ、４はアドレスレジスタ３の内容を１減算または１
加算するアドレス加減算器、５は８ビツトをアドレスと
して入力し、２４ビツトを出力する修飾テーブルでアド
レスレジスタ３の内容を変更するのに用いられる。

６は１６ビツト比較レジスタで保持する値とカウントレ
ジスタ１の内容の一部とを比較する。７はアンドゲート
、１０１はデータの読み出しタイミングを指示する読み
出し制御信号、１０２はＤＭＡサイクル信号でＤＭＡコ
ントローラがバスマスタとなってＤＭＡ転送中であるこ
とを示す。

１０３はアンドゲート７の出力信号、１０４は比較レジ
スタ６の比較結果が一致したことを示す一致検出信号、
１０５は８ビツト幅データバス、１０６は１６ビツト幅
のバス、１０７は２４ビツト幅のバス、１０８は１６ビ
ツト幅のバスでカウントレジスタ１の内容を出力する。

１０９は２４ビツト幅のバスで修飾テーブル５により出
力され、アドレスレジスタ３に入力される。１１０は２
４ビツト幅のアドレスバスである。

別表１は修飾テーブル５に供給されるアドレスとその出
力値との関係を示す。別表２はカウントレジスタ１の初
期値と、比較レジスタ６の内容と、アドレスレジスタ３
の初期値との例を示している。

以下、本実施例の動作を説明する。本実施例において比
較レジスタ６による比較動作は比較レジスタ内の下位８
ビツトとカウントレジスタ内の下位８ビットについて行
なわれるものとする。ＤＭＡサイクル信号１０２がアク
ティブとなった後、最初に読み出し制御信号１０１がア
クティブになると、比較レジスタ６の比較動作が指示さ
れる。

この時、別表２に示すようにカウントレジスタ１及び比
較レジスタ６の下位８ビツトの内容が共に００Ｈである
とき、一致検出信号１０４はアクティブとなる。修飾テ
ーブル５は一致検出信号１０４によりデータバス上のデ
ータをラッチする。この時、データバス１０５上のデー
タ、すなわち読み出し制御信号１０１によりＤＭＡ転送
されるデータの内容がＩＥＨであった場合、別表１から
も明らかなようにバス１０９には修飾テーブル５により
８０１ＥＯＯＨが出力される。アドレスレジスタ３の内
容は一致検出信号１０４により定まるタイミングで８０
１ＥＯＯＨに変更される。その後カウント減算器２によ
り、カウントレジスタ１の内容が１減算されＩＦＦＦＨ
となり、アドレス加減算器４によりアドレスレジスタの
３の内容は＋１加算されて８０１ＥＯＩＨとなる。その
後続み出し制御信号１０１が再度アクティブになると比
較レジスタ６による比較動作が指示されるが、カウント
レジスタ１の内容の下位８ビツトがＦＦＨとなっている
ため一致検出信号１０４がアクティブになることはない
。１バイトのデータ転送が終了すると、カウントレジス
タ１の内容は再び１減算され、アドレスレジスタ３の内
容は再び＋１加算される。以下同様に、次に一致検出信
号１０４がアクティブになるまで修飾テーブル５による
アドレスレジスタ３の内容変更は行なわずにカウントレ
ジスタ１の内容を１減算し、アドレスレジスタ３の内容
を＋１加算する処理のみ行なう。以上説明した動作を繰
り返すことにより、本実施例のＤＭＡコントローラは一
定バイト数毎に転送されるデータの内容を参照し、転送
先アドレスを変更することができる。従ってディスクコ
ントロールシステムにおいては各セクタの最初にセクタ
の論理位置に関するデータを付加することにより自動的
に各セクタのデータを論理的な順番となるようにメモリ
上に転送することができる。なお、本実施例においてカ
ウントレジスタ、比較レジスタを１６ビツトレジスタ、
アドレスレジスタを２４ビツトレジスタ、データバスを
８ビツトバス、アドレスバスを２４ビツトパス、修飾テ
ーブルの容量を８×２４ビツトとしたが他の適切な構成
によっても実現できることは言うまでもない。また、各
レジスタの初期値、修飾テーブルの内容、比較レジスタ
の比較ビット位置も本実施例に制限されるものではない
。

第２図は本発明の第２実施例のシステム構成を示すブロ
ック図である。第２図において、１０は１６ビツトカウ
ントレジスタ、２０はカウント減算器、３０は２４ビツ
トアドレスレジスタ４０はアドレス加減算器で、各々第
１図のカウントレジスタ１、カウント減算器２、アドレ
スレジスタ３、アドレス加減算器４に相当する。５０は
ピットデータラッチでラッチしたデータをアドレスレジ
スタ３０へ出力する。６０は１６ビツト比較レジスタ、
７０はアンドゲート、１０１０は読み出し制御信号、１
０２０はＤＭＡサイクル信号、１０３０はアンドゲート
７０の出力信号、１０４０は一致検出信号、１０５ｏは
８ビツト幅のデータバス、１０６０は１６ビツト幅のバ
ス、１０７０は２４ビット幅のアドレスバスで、データ
バス１０５０と下位８ビツトを共有する。１０８０は１
６ビツト幅のバス、１０９０はデータラッチ５０の８ビ
ツト出力バスで、アドレスレジスタ３０へ入力される。

１１００は２４ビット幅のアドレスバスである。比較レ
ジスタ６０、アンドゲート７０、読み出し制御信号１０
１０、ＤＭＡサイクル信号１０２０、アンドゲート出力
信号１０３０、一致検出信号１０４０、データバス１０
５０、バス１０６０、バス１０８０、アドレスバス１１
ｏＯは各々第１図の比較レジスタ６、アンドゲート出力
信号１０３、一致検出信号１０４、データバス１０５、
バス１０６、バス１０８、アドレスバス１１０に相当す
る。

本実施例では一致検出信号１０４０がアクティブになる
と、データラッチ５０がデータバス１０５０上のデータ
をラッチし、バス１０９０上に出力する。バス１０９０
はアドレスレジスタ３０の８ビツト目から１５ビツト目
に入力される。従って、アドレスレジスタ３０の内容が
５ｏｏｏｏ。

Ｈでデータバス１０５０上のデータがＩＥＨの時に一致
検出信号１０４０がアクティブになると、アドレスレジ
スタ３０の内容は８０１ＥＯＯＨに変更される。

本実施例は前述の第１実施例の修飾テーブルをデータラ
ッチに置き換えた構成となっており、より小規模なハー
ドウェアで構成できるが、アドレスレジスタ３０の変更
内容と同一のデータをデータバス１０５０上に取り込む
必要がある上、転送先アドレスの変更が２５６バイトの
データ転送９１回の割合でのみ実行されるという制限が
課せられる。

〈作用および効果〉 以上説明してきたように、本発明に係わるメモリアドレ
ス制御装置はデータ転送中に転送されるデータの内容に
より自動的に転送先アドレスを変更することができる。

このため、例えばディスクコントロールシステムでディ
スク回転待ち時間を小さくするために１トラツク上のデ
ータをセクタの論理的な順番に依存せずに物理的に最初
に読み取り可能なセクタから順次読み取るようなシステ
ムで各セクタの最初にセクタの論理的な順番に関するデ
ータを出力する場合は、メモリアドレス制御装置を用い
ることによりディスクから読み取ったデータをホストシ
ステムが介入することなしに自動的に論理的な順番とな
るようにメモリ上に転送できるという利点がある。この
ようにホストシステムはデータ読み取りが終了した後に
メモリ上のデータを並べ換える必要がないのでディスク
の読み取りデータに対するホストシステムからのアクセ
ス時間を短縮できるとともに、データの並べ換えに要す
る負荷を削減することができる。

゛・、−二ノ 別表２ （以下余白）

【図面の簡単な説明】

第１図は本発明の第１実施例のシステム構成を示すブロ
ック図、第２図は本発明の第２実施例のシステム構成を
ブロック図、第３図は従来例のディスクからのデータの
読み取りを説明するためのセクタの配置図である。 １．１０・・・・・カウントレジスタ、２．２０・・・
・・カウント減算器、 ３．３０・・・・・アドレスレジスタ、４．４０・・・
・・アドレス加減算器、５・・・・・・・・修飾テーブ
ル、 ５０・・・・・・・データラッチ、 ６．６０・・・・・比較レジスタ、 ７．７ｏ・・・・・アンドゲート。

Claims (1)

【特許請求の範囲】
1. メモリ装置へのデータの転送を制御するメモリアドレス
   制御装置において、上記データの転送量をカウントする
   計数回路と、メモリアドレスを演算するアドレス演算回
   路と、所定の値を保持する保持回路と、該保持回路に保
   持された所定の値と上記計数回路の出力とを比較する比
   較回路と、該比較回路の比較結果に基づき上記データの
   うちの所定のデータを取り込むデータラッチ回路と、上
   記比較回路の比較結果と上記データラッチ回路に取り込
   まれたデータの内容とに基づき上記アドレス演算回路の
   出力を変換する変換回路とを有することを特徴とするメ
   モリアドレス制御装置。